时序约束常识问题

菜鸟学习fpga

各位大佬，请问实际工程当中，当一个FPGA程序实现的时候时序收敛了，还有必要继续优化，提升时序裕量吗？如果要继续提高时序裕量，是为什么，好处是什么？

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eric_firebird 发表于 2022-6-16 08:51
实际没太大必要提高余量。当然，前提是原来的约束已经有一定的余量。余量太大，虽然不会像ASIC那样额外消耗 ...

“一定余量”大概是多少呢，比如我现在要做100M的时钟约束，最终约束后，实际模块最大可以运行103M,是否就可以不继续优化了呢？

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weiyishh 发表于 2022-6-17 08:50
我只说我们实际应用情况，工具只要时序通过了，哪怕0.001ns的正slack，我们都认为这个版本是OK。再优化代码 ...

好的，感谢解答。

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innovation 发表于 2022-6-16 20:01
这个问题，我给你的建议是先换个角度看：如果我要继续提高时序裕量，坏处是什么？
因为我只了解xilinx的FPG ...

大致收获我想要知道的了，意思是在目标时序收敛的条件下，过度约束几乎是没有必要的。我开发的平台也是xilinx的，目前100M的目标频率已经达到了，十分感谢回答

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innovation 发表于 2022-6-17 17:42
我想，跟我想表达的意思还是有点儿出入。

我们不应聚焦于我们给了软件一个约束需求，软件报告时序收敛了 ...

这么理解您看对不，就是我们应更多的考虑到实际情况，在设计的时候，根据实际情况，使设计的目标时序尽量大于实际工作需求，换个说法就是相对设计约束，还是应该保持一定的时序裕量。