同样设计在不同时钟约束下DC综合，功耗差异的主要来源？

lizhi-sjtu

如题完全相同的设计，在不同时钟约束下进行DC综合，功耗差异的主要来源是什么呢？

之前一直认为是综合后的网表文件不同，时钟约束更强的会使用更少的门电路，所以功耗更低。最近仔细对比了不同时序下综合后的网表文件，发现两者区别挺小的，那么功耗差异主要来源是什么呢？

另外在DC种report出来的功耗与时钟周期之间是否存在P=E/t 类似的关系？

PS. 寄存器部分功耗相同，组合逻辑部分功耗差异较大。