同样设计在不同时钟约束下DC综合，功耗差异的主要来源？

lizhi-sjtu

如题完全相同的设计，在不同时钟约束下进行DC综合，功耗差异的主要来源是什么呢？

之前一直认为是综合后的网表文件不同，时钟约束更强的会使用更少的门电路，所以功耗更低。最近仔细对比了不同时序下综合后的网表文件，发现两者区别挺小的，那么功耗差异主要来源是什么呢？

另外在DC种report出来的功耗与时钟周期之间是否存在P=E/t 类似的关系？

PS. 寄存器部分功耗相同，组合逻辑部分功耗差异较大。

senasdf

DC综合时会根据约束来选择工艺库中的器件模型，比如与门，工艺库中就不只是有一个与门的模型，不同的与门模型，他的延时，面积，功耗，驱动能力都不相同，DC会根据你的约束去选择合适的器件模型，比如你约束了触发器之间延时为10ns，DC就会选择能满足并且有一定余量的器件模型，然后触发器之间综合后延时可能为9ns，但是你要是约束为5ns，DC就会选择延时更小的器件模型。所以你的约束会影响DC综合时从工艺库中选择的器件模型，也就会影响功耗。