[求助] 跨时钟域的接口电路设计问题

发表于 2020-7-25 11:19:55 | 显示全部楼层 |阅读模式

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RT，需要设计一个跨时钟域的接口电路，框图和时序如下，其中CLK 5MHz，sys_clk 50MHz，如何处理？
框图.png

我看网上说多比特信号的同步采用异步FIFO设计，我简单仿了一下，不太清楚如何处理？
仿真.png

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