跨时钟域的接口电路设计问题

vikingswu · 发表于 2020-7-25 11:19:55

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RT，需要设计一个跨时钟域的接口电路，框图和时序如下，其中CLK 5MHz，sys_clk 50MHz，如何处理？
框图.png

我看网上说多比特信号的同步采用异步FIFO设计，我简单仿了一下，不太清楚如何处理？
仿真.png

asic_service · 发表于 2020-7-25 16:25:15

把5MHZ（左边的读写控制，地址，wdata）的信息直接用async fifo传到50MHZ；
50MHZ的rdy/rdata也用另外一个async fifo传到5MHZ。

推荐一个不错的数字IC/FPGA前段设计深度入门课（1/2节免费。话不多说，看疗效）：
https://ke.qq.com/course/package/24207

kka · 发表于 2020-7-26 07:53:28

可以用handshak 或是 async_fifo 來處理

出尘入世 · 发表于 2020-7-26 13:08:01

已经明确了是低速转高速，并且是在频率差了10倍，这个没必要用FIFO这么复杂，直接异步采样wr的边沿，同时刻采数据就行了

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