不同的模块之间信号交互的典型例子都有哪些？

aizen_29

   

wenfangsibao 发表于 2021-6-18 17:51
其实我想请教的是：
比如某家公司的CPU（或者其它design），design 里有个主时钟，即 cpu_clk，在该主时钟 ...

在嵌入式的应用中，CPU（MCU）未必是整个系统的核心，即时钟未必是设计中最高的。若CPU是设计的核心，例如跑os级别的CPU或者GPU，那么其频率必定很高。

不同的时钟如何分配到各个不同IP，我的理解是，看这个IP是否有连接高速总线，是否有高速吞吐的ram, fifo等设计。

其次模块与模块之间耦合的方式：控制信号，数据流。你这边应该是指数据如果有位宽即多根线传输，时钟之间的差异会带来什么影响。从慢速时钟到快速时钟的传输，并行的信号线带来的影响不大。反之则需要慎重考虑，因为时序很难收敛。

其实你问的问题比较大，太笼统，切割出来询问较好，如果硬要回答你现在问的问题，估计可以写一片论文。