不同的模块之间信号交互的典型例子都有哪些？

wenfangsibao

请教前端工程师一个问题，典型情况下，不同模块之间信号交互的类型都有哪些？

失重wlq

最简单的握手：req ack

wenfangsibao

失重wlq 发表于 2021-6-18 13:41
最简单的握手：req ack

这种情况下需要互相balance时钟吗？

失重wlq

wenfangsibao 发表于 2021-6-18 13:55
这种情况下需要互相balance时钟吗？

看交互信号有没有跨时钟域了，垮了就不用，没跨的话如果设计能保证有效电平能持续足够多的周期也可以不用，如果只能持续一个周期就需要，这都需要根据具体的设计来看的，没有固定的答案吧

wenfangsibao

失重wlq 发表于 2021-6-18 15:44
看交互信号有没有跨时钟域了，垮了就不用，没跨的话如果设计能保证有效电平能持续足够多的周期也可以不用 ...

握手应答信号是不是不需要必须在一个cycle内到达？

wenfangsibao

其实我想请教的是：
比如某家公司的CPU（或者其它design），design 里有个主时钟，即 cpu_clk，在该主时钟下面有众多 generated clock。那这些主时钟和子时钟是怎么样分配给各个子模块的呢，基于什么样的考虑？假如子模块 m1 分配了子时钟gclk1，那子模块m1 和其它子模块之间信号的典型情况是什么，比如不同模块之间信号传递的位宽常见的都有多少（反应到数字后端就是不同的模块之间的时序路径有多少），对时间有什么要求吗？如果这些搞清楚了，那gclk1 和其它 gclk 之间的关系也就清楚了。

aizen_29

wenfangsibao 发表于 2021-6-18 17:51
其实我想请教的是：
比如某家公司的CPU（或者其它design），design 里有个主时钟，即 cpu_clk，在该主时钟 ...

在嵌入式的应用中，CPU（MCU）未必是整个系统的核心，即时钟未必是设计中最高的。若CPU是设计的核心，例如跑os级别的CPU或者GPU，那么其频率必定很高。

不同的时钟如何分配到各个不同IP，我的理解是，看这个IP是否有连接高速总线，是否有高速吞吐的ram, fifo等设计。

其次模块与模块之间耦合的方式：控制信号，数据流。你这边应该是指数据如果有位宽即多根线传输，时钟之间的差异会带来什么影响。从慢速时钟到快速时钟的传输，并行的信号线带来的影响不大。反之则需要慎重考虑，因为时序很难收敛。

其实你问的问题比较大，太笼统，切割出来询问较好，如果硬要回答你现在问的问题，估计可以写一片论文。