setup time 和 hold time 两者之和为什么必须为正

jiazhang

能否通俗易懂的解释下为什么setup time 和 hold time 的和必须为正？

就像下面解释hold time可以为负一样，形象解释下：

如果理想情况，hold肯定是一个正值，比如0.3，也就是前后级寄存器之间delay必须大于0.3。现在时钟树建完后有skew，前后寄存器的时钟差有正，有可能为负。
现在打个比方，后一个寄存器的时钟比前一个早到0.3，那么即使两级之间没有delay，就是任何情况都可满足hold检查，即hold为0。如果理解了这个，hold为负就不难理解了。后一个寄存器的时钟比前一个早到时间大于0.3，比如早到0.4，那么hold就是-0.1。

jiazhang

回复 2# Timme

你好，能否详细说一下；

什么是采样窗，工具是如何利用采样窗来检查setup和hold的？


我只知道在分析noise的时候，有一个时间窗的概念！


先多谢了~！

jiazhang

回复 4# Timme


我看完这两幅图后还是一头雾水；

(1) 上面说的 tdcQ 说的是两级寄存器之间的逻辑电路的最大延迟吗？tccQ说的是两级寄存器之间的逻辑电路的最小延迟吗？


(2) 图中的tr又是什么？

(3) z最根本的一个问题，为什么要有一个采样窗口呢？

(4) from the aperture center to the active clock edge，那为什么是减去 th呢？

jiazhang

回复 7# xu373297464

(3) 多打了个字母z，后面的是问题

(4) from the aperture center to the active clock edge (ts+th)/2 这个是aperture center  为什么减去 th就是到 active clock edge了


(5) tdcq-tccq 这个差值有什么意义

jiazhang

回复 9# icfbicfb


    手册上提到的！

jiazhang

回复 11# fman

恩 解释的很好，多谢！

为了保证有一个最小的采样窗口（setup + hold)


上面的意思也就是说对于一个最基本的时序cell，至少要让数据稳定一段时间才可能采到数据，否则数据不会被采到！