setup time 和 hold time 两者之和为什么必须为正

jiazhang

能否通俗易懂的解释下为什么setup time 和 hold time 的和必须为正？

就像下面解释hold time可以为负一样，形象解释下：

如果理想情况，hold肯定是一个正值，比如0.3，也就是前后级寄存器之间delay必须大于0.3。现在时钟树建完后有skew，前后寄存器的时钟差有正，有可能为负。
现在打个比方，后一个寄存器的时钟比前一个早到0.3，那么即使两级之间没有delay，就是任何情况都可满足hold检查，即hold为0。如果理解了这个，hold为负就不难理解了。后一个寄存器的时钟比前一个早到时间大于0.3，比如早到0.4，那么hold就是-0.1。

Timme

因为采样窗不可能为负

jiazhang

回复 2# Timme

你好，能否详细说一下；

什么是采样窗，工具是如何利用采样窗来检查setup和hold的？


我只知道在分析noise的时候，有一个时间窗的概念！


先多谢了~！

Timme

回复 3# jiazhang

http://www.ict.kth.se/courses/IL2201/Course_Slides/2012Slides/L_8_9_Timing.pdf

19页

jiazhang

回复 4# Timme


我看完这两幅图后还是一头雾水；

(1) 上面说的 tdcQ 说的是两级寄存器之间的逻辑电路的最大延迟吗？tccQ说的是两级寄存器之间的逻辑电路的最小延迟吗？


(2) 图中的tr又是什么？

(3) z最根本的一个问题，为什么要有一个采样窗口呢？

(4) from the aperture center to the active clock edge，那为什么是减去 th呢？

xu373297464

1)tdcQ应该是 最大的 时钟到数据的输出延时
   tccQ 是最小的 时钟到数据的输出延时
2）tr传输时间 拉贝的书里边有
3）没看到 你说的‘z’
4）from the aperture center to the active clock edge 这句话后面 tao = （ts-th）/2 = (ts+th)/2-th

xu373297464

回复 5# jiazhang


    1)tdcQ应该是 最大的 时钟到数据的输出延时
   tccQ 是最小的 时钟到数据的输出延时
2）tr传输时间 拉贝的书里边有
3）没看到 你说的‘z’
4）from the aperture center to the active clock edge 这句话后面 tao = （ts-th）/2 = (ts+th)/2-th

jiazhang

回复 7# xu373297464

(3) 多打了个字母z，后面的是问题

(4) from the aperture center to the active clock edge (ts+th)/2 这个是aperture center  为什么减去 th就是到 active clock edge了


(5) tdcq-tccq 这个差值有什么意义

icfbicfb

没看懂， 为啥要加起来为正，

jiazhang

回复 9# icfbicfb


    手册上提到的！