ADC时钟jitter的影响

love1226 · 发表于 2019-8-21 11:31:32

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附图，ADC测试，用片内PLL师钟，SNR仅有20dB，而采用外灌时钟则有50dB，麻烦做ADC大神帮忙看一下是什么造成的，测试时钟jitter 仅有50ps@32MHz

love1226 · 发表于 2019-8-22 09:45:34

sea11038 发表于 2019-8-21 20:44
图看不清，基频功率是不是20多dB，正常么？给的条件太少了，没说ADC分辨率及输入范围、采样时钟频率、输入 ...

ADC是9bit 2MHz采样率的，

love1226 · 发表于 2019-8-22 09:50:11

sea11038 发表于 2019-8-21 20:44
图看不清，基频功率是不是20多dB，正常么？给的条件太少了，没说ADC分辨率及输入范围、采样时钟频率、输入 ...

这是外部时钟及测试条件

love1226 · 发表于 2019-8-22 09:51:19

图传上来就不清晰了，100k输入

love1226 · 发表于 2019-8-23 15:54:42

sea11038 发表于 2019-8-22 19:37
图确实看不清，你这是要考验大家的眼力么。。。100K的输入信号，50ps的时钟抖动似乎影响不大。量化范围多大 ...

已经解决，不是时钟的问题，是测试方法的问题，逻分采数据会影响PLL的抖动

love1226 · 发表于 2019-12-31 09:36:41

wangjueing 发表于 2019-12-30 16:16
你好，能具体说明下逻分采集数据回如何影响PLL吗？理论上来说逻分采集的是ADC的输出数据，和PLL之间隔着A ...

我的那颗芯片是IO的电源和PLL电源用的同一个，该电源是内部LDO产生，逻分采数据的瞬间，可以看到电源波动特别大，大约有300mV，导致内部PLL输出时钟jitter特别大，从而影响ADC的性能

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