DC综合里加了门控时钟，综合后仿真出错

harry_hust

如果是DC自己插入的clock gating，那基本没啥问题。后仿出问题再正常不过了，一般都是timing问题，抓信号分析就好了，TB在port上记得也最好要加delay。
空说无凭，要想证明是clock gating的问题，请先抓出出问题的地方的波形。