在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 5484|回复: 15

[求助] DC综合里加了门控时钟,综合后仿真出错

[复制链接]
发表于 2017-11-8 22:45:29 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
RTL里没有加门控,在DC脚本里加了insert_clock_gating插入锁存器+与门的门控,综合后FORMALITY验证通过,结果后仿时,用的testbench和没加门控时的后仿代码相同,结果却不对,请问是为什么?怎么解决?门控的使能信号是内部产生的,也不理解,求赐教~谢谢
发表于 2017-11-9 14:53:27 | 显示全部楼层
如果是DC自己插入的clock gating,那基本没啥问题。后仿出问题再正常不过了,一般都是timing问题,抓信号分析就好了,TB在port上记得也最好要加delay。
空说无凭,要想证明是clock gating的问题,请先抓出出问题的地方的波形。
 楼主| 发表于 2017-11-9 20:37:02 | 显示全部楼层
回复 2# harry_hust


   谢谢回答,抓波形看了一下,模块内有些寄存器在异步复位后变成了高阻态,是我插门控出错了吗?用的set_clock_gating_style和insert_clock_gating两条语句,谢谢!
发表于 2017-11-10 09:21:41 | 显示全部楼层
回复 3# l962162691

这些寄存器用的时钟是不是有一段高电平
 楼主| 发表于 2017-11-10 11:52:06 | 显示全部楼层
回复 4# haimo


   没有,始终是高阻态
发表于 2017-11-10 14:10:23 | 显示全部楼层
回复 5# l962162691

你的意思是这些寄存器的clk端就是高阻,就是clock gate的输出是高阻?
发表于 2017-11-10 15:11:27 | 显示全部楼层
如果该时钟默认是高电平, 即我们平时说的反相时钟, 那么插入的CG 输出的时钟为不定态, 需要在这里deposit一个值。
 楼主| 发表于 2017-11-11 10:47:34 | 显示全部楼层
回复 6# haimo


   2017-11-11_104739.png 就是这个样子的,同一个寄存器,有时钟,但是没有输出
 楼主| 发表于 2017-11-11 10:48:20 | 显示全部楼层
回复 7# y23angchen


   不好意思我不太明白,能不能详细说一下?
发表于 2017-11-13 13:54:29 | 显示全部楼层
回复 8# l962162691


   我看到gck_tb/gci_i/\a_reg[12]/ck是有时钟的,这个时钟clock gate模块的输出还是输入
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 21:40 , Processed in 0.025810 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表