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查看: 3708|回复: 7

[求助] ICC 生成的verilog转cdl后Cadence导入生成的schematic有VDD vdd VSS vss大小写冲突

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发表于 2022-7-22 10:32:17 | 显示全部楼层


   
lygrc 发表于 2022-7-16 17:36
define_name_rules my_rule -case_insensitive
change_names -hierarchy -rules my_rule
重新写网表


你好 借楼讨教下， innvous 网表怎么避免类似问题啊，谢谢了
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