ICC 生成的verilog转cdl后Cadence导入生成的schematic有VDD vdd VSS vss大小写冲突

Outerman2000

过程：1.在ICC route完成后中用write_verilog生成.v网表。

2.用v2lvs转成cdl 网表。
3.在Cadence中导入cdl网表。
原因：在std cell都是用的vdd vss小写，在PR的时候都是VDD VSS大写，导出的cdl有大写有小写。导出来的schematic一堆错误，手动改cdl怎么都不行。
有高手了解如何解决吗？

schematic同时存在VDD VSS vdd vss

cdl netlist

verilog netlist

lygrc

define_name_rules my_rule -case_insensitive
change_names -hierarchy -rules my_rule
重新写网表

Outerman2000

lygrc 发表于 2022-7-16 17:36
define_name_rules my_rule -case_insensitive
change_names -hierarchy -rules my_rule
重新写网表

感谢！按照你说的方法试了，但是还是不行。我在ICC PR的时候就发现两个问题：
1. 用 create_rectilinear_rings -nets {VDD VSS}
   create_power_straps -nets {VDD VSS}
这两个的参数必须是大写的VDD VSS，我用小写的直接报错误，用大写的通过。推测是工具不让用小写的。

不明白这里的两个命令限制必须用大写的VDD VSS，这个地方不知道是否能改过来，如果这个地方能改成小写的那就可以一致了。

2. 在 derive_pg_connection -power_net VDD -power_in vdd -ground_net VSS -ground_pin vss
的时候，必须是小写的vdd,vss，否则报错误，用大写的报没有pin VDD VSS name，改成小写的通过。
这个原因我推测是因为std cell里面全部用的是小写的vdd vss，必须要和std cell匹配。
所以在ICC生成的CEL里面，net是大写的VDD VSS，power/ground pin是小写的。


小写的vdd vss不好改，毕竟是厂家提供的。

lygrc

Outerman2000 发表于 2022-7-16 19:33
感谢！按照你说的方法试了，但是还是不行。我在ICC PR的时候就发现两个问题：
1. 用 create_rectilinear_ ...

把power net 命名为VDDS VSSS或者其它呢，我做项目重来不将pg net 命名为VDD和VSS防止就是为了防止冲突。

Outerman2000

lygrc 发表于 2022-7-18 09:23
把power net 命名为VDDS VSSS或者其它呢，我做项目重来不将pg net 命名为VDD和VSS防止就是为了防止冲突。 ...

谢谢！问题解决了。
后来发现VDD VSS的大小写在RM脚本里面是可以随意的配置的，后面通过两步就解决了这些冲突。
第一是把net 和pin都改为小写的vdd vss，即和std cell里面保持一致。
第二是把自己生成的cdl和厂家提供的cdl的有 GLOBAL vdd vss 这个GLOBAL vdd vss 定义去掉，有GLOBAL定义spice in导入时会自动加！(感叹号)，也会引起冲突。不过在删除GLOBAL后需要在 subckt 定义后面加上vdd vss，否则转出来没有vdd vss 的PIN。

fangwang85

lygrc 发表于 2022-7-16 17:36
define_name_rules my_rule -case_insensitive
change_names -hierarchy -rules my_rule
重新写网表

你好 借楼讨教下， innvous 网表怎么避免类似问题啊，谢谢了

929272371

大佬分享

dzy-icdesign

Outerman2000 发表于 2022-7-21 17:46
谢谢！问题解决了。
后来发现VDD VSS的大小写在RM脚本里面是可以随意的配置的，后面通过两步就解决了这些 ...

怎么把自己的电路生成cdl文件？求支援啊 哥