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[原创] 在Vivado平台开发FPGA，如何看verilog生成的电路能跑到多高的时钟频率

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发表于 2019-6-3 21:31:20 | 显示全部楼层
报下相关路径，算下delay，估算下频率；过约束，时钟给高一点，直到setup slack为负，时钟周期加上slack的绝对值，取倒数，估算下最高频率。
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