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查看: 5590|回复: 14

[求助] verilog模块设计

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发表于 2014-8-5 14:49:57 | 显示全部楼层
来个两级缓存吧，第一级接收各路输入，第二级同时读第一级缓存，就拉齐了
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发表于 2014-8-6 08:44:49 | 显示全部楼层
回复 7# huaxudie


   可以用RAM，资源省点
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