有用过60bit*60bit的乘法器吗？

asic_service

FPGA(vivado)/ASIC(designware)都提供pipeline的乘法器，可以跟你16x16的乘法一样快，就是latency增加，throughput不变。

//-------------------- 跟sky学数字IC前端设计------------------------------//
Verilog只是语言，表达的是“思想”（硬件俗称Architecture）。
就像你懂汉语，但是你能写出李白/杜莆那种激情豪迈的诗吗，能写出朱自清的《背影》吗，或是能做个文章在报刊杂志发表吗？
IC设计也是一样。
但是语言能教，思想很难教授。但是可以带你领略，带你欣赏。下面的课，就是以此为目标：带你领略数字IC前端设计的风景。


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推荐两个电子科大06届师兄的数字设计入门课，可以跟着学。

https://ke.qq.com/course/2900266?tuin=64ce5e2a （数字IC/FOGA设计入门，1/2课免费。两期已累计服务超120位小伙伴）

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