修hold timing

李九阳 · 发表于 2021-7-13 10:30:46

小白一枚，问下cts后修hold，插buffer就好了，但是插的buffer，不也会造成setup变差么？以最基本的2个reg的模型为例，reg1的d端输出到reg2的q端，中间插个buffer的话，那reg2的setup也会变差啊？

一直没动，感觉绕进死胡同了，求大佬点拨下

李九阳 · 发表于 2021-7-13 11:32:21

lzqxiang 发表于 2021-7-13 11:23
修hold，setup肯定要变差，最终只要满足时序要求就行。比如修hold前你的setup有500ps，修完hold后，setup变 ...

嗯。。。
但是我看一般的教程说的都是，前面hold不用管，反正后面插buffer就能解决，好像没有提到说对路径上setup有要求，提都没提。。。
那这样说来，实际上修hold的时候，对前面的setup的margin也有要求，不能太critical ？还是说因为我们在cts阶段预留的skew的margin，足够修hold用了，所以不用管？

我原来还以为是不是有些特殊的delay cell 可以做到不让setup变差呢

李九阳 · 发表于 2021-7-15 11:09:44

谢谢各位大佬

李九阳 · 发表于 2021-7-15 14:14:14

jake 发表于 2021-7-15 12:40
兄弟，我把信元转回给你了。回答问题是希望能有帮助，信元不重要的

哈哈，谢谢大佬

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