单独对一个IO cell做LVS，竟然也出错

ZHZIC

tsmc18的库之前我数字电路加上IO之后，LVS就一直过不了，不加IO的时候，LVS是可以过的。然后我尝试了一下对一个IO cell单独做LVS，还是没过，先看了这五个ports的错误，都是source缺东西，根据提示我去看了下库里的spi网表，这五个port都用GLOBAL定义了，但是每个cell刚开始对端口的声明那里，就缺少这五个，在标准单元库的spi网表每个cell是有电源地的声明的，然后我在测试的那个cell加上了这五个ports的声明，再做了下LVS，发现这五个ports的error消失了，但是还有其他的错误。看了下，instance那里主要是source缺了五个电阻，然后还有几个晶体管。

我不知道是我的问题还是库的问题，按道理tsmc18的库用了这么久，用的人也很多，不应该出问题，我自己的问题的话，我也不知道哪里出错了，不知道哪里设置错了，软件出问题的概率应该不大吧。。。

小马哥爱逛

你看下是不是PAD还调用其他的cell，但你的原理图并没有把调用的cell的原理图include进来。但终归是网表出的问题

ZHZIC

小马哥爱逛 发表于 2020-11-24 11:22
你看下是不是PAD还调用其他的cell，但你的原理图并没有把调用的cell的原理图include进来。但终归是网表出的 ...

我直接用的库里的那个spi网表，应该是调用的cell也包括了，确实是是调用了好多

小马哥爱逛

ZHZIC 发表于 2020-11-24 11:24
我直接用的库里的那个spi网表，应该是调用的cell也包括了，确实是是调用了好多
...

你试试看LVS规则文件路径下有没有一个类似empty_spi或者source.added的文件，你要把这个也加载到你的网表中，这样layout上的器件应该就认了。希望是这个问题导致的

hail

VDD、VSS等 并没有真正地连接在一起，用：将它们virtual connect就好了。

jake

可能我们公司的库不全，没有找到 PDDW0204CDG, 只找到 PDDW0208CDG。 在 Cadence 里打开看layout, 明显是缺东西的，METAL2/3/4 pin 缺，METAL2/3/4 drawing 在，不知为什么是这样。 我们从来都是用自己的 IO，没用过 TSMC IO库。
库里的 SPICE 网表似乎也有问题。 从 schematic 倒出来的 SPICE netlist 似乎比库里的 SPI 多几个元件。 schematic 明显是有三个电阻的， 1.7K多， layout 里怎么都找不到， 不知道为什么。
能说的就这些了， 也许能帮到你一点。

courageheart

jake 发表于 2020-11-25 01:37
可能我们公司的库不全，没有找到 PDDW0204CDG, 只找到 PDDW0208CDG。 在 Cadence 里打开看layout, 明显是缺 ...

自己做的IO，会有timing相关的lib吗？也有做IO filter/IO corner等单元吗？
这一套IO的设计流程大概是怎么样的？

jake

courageheart 发表于 2022-1-18 18:40
自己做的IO，会有timing相关的lib吗？也有做IO filter/IO corner等单元吗？
这一套IO的设计流程大概是怎 ...

自己做的IO cell没有.lib。因为不需要pad ring，没有做IO filler, IO corner之类的cell。IO cell基本就是当成analog block来设计。比较麻烦的是top level timing，要生成extracted view，要在Cadence里跑各个corner的仿真。

xbuilder

ZHZIC 发表于 2020-11-24 11:24
我直接用的库里的那个spi网表，应该是调用的cell也包括了，确实是是调用了好多
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请问这个问题最后解决了嘛？我也遇到了同样的问题，谢谢！

cyplay

你好 你解决了吗  我用smic55的IO也出现了这个问题。报错类型也一样