Verilog中指定加法器、乘法器类型的方法以及Designware调用说明

dreamylife · 发表于 2011-11-3 10:31:42

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如题，本文中介绍了如何在verilog编码时使用自己想要的加法器和乘法器等。我只写了verilog的调用方法，包括了inferring和instantiation。
文中还详细讲述了调用的详细原理和对Synthetic library和design library的说明。

DesignWare的调用.pdf (358.85 KB, 下载次数: 3171 )

dreamylife · 发表于 2011-11-3 10:32:28

想加一句，资料是中文。

haijiaoyouzi · 发表于 2011-11-3 20:41:09

回复 1# dreamylife
谢谢，楼主。回复赚积分！

dreamylife · 发表于 2011-11-3 21:46:11

好吧。。。自己顶一下

pure-stone · 发表于 2011-12-9 15:52:34

不错不错，哈哈

bluebalm29 · 发表于 2012-1-30 19:18:26

thx~~

mk_selena · 发表于 2012-1-31 16:52:46

不错不错，

jstg123 · 发表于 2012-1-31 19:46:22

GOOD MAT

dihero · 发表于 2012-2-7 13:25:45

下载了好几次了，都没成功，楼主能检查下附件吗？

xinyuyg · 发表于 2012-2-7 13:28:58

下载了好几次了，都没成功，楼主能检查下附件吗？
刚刚下载了，附件没问题

[原创] Verilog中指定加法器、乘法器类型的方法以及Designware调用说明