现在感觉chipscope对设计本身有影响，怎么解决呢？求前辈。。

fkl523 · 发表于 2016-10-10 20:35:41

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本帖最后由 fkl523 于 2016-10-10 21:34 编辑

我目前的项目在VCS环境下仿真已经通过了，但在xilinx Virtex6里边并没有一次出来结果，于是便用chipscope看看内部跑到什么地方了。

但现在特纠结的是，比如程序可以跑到(a -> b -> )c，于是我就想通过chipscope加信号看看程序为什么没有跑到d，

结果程序只能跑到b了，真是太无语了，听说可以用planahead把自己设计的电路固定住，可以指导下怎么做吗？

或者怎么减少chipscope的影响，谢谢各位。

/baoquan

neoitachi · 发表于 2016-10-11 09:36:08

chipscope本身就是用一个IP核放在你的电路中对你的电路进行监控，当然会对电路有影响，看你的设计是不是有问题（比如内部时序是否满足），分析一下你的时序问题。一般这种问题都是因为时序，还有就是你的chipscope的采样时钟选择是不是有问题。

fascinate_lyd98 · 发表于 2016-10-11 19:13:31

楼上说的对。
1、逻辑跑的正确，chipscope没有抓到而已；
2、逻辑错误；
3、时序错误；
多怀疑1和2吧，然后再去找3.

cdutcl · 发表于 2016-10-11 20:30:19

加chipscope功能变了，看看是不是时序问题吧

fkl523 · 发表于 2016-10-12 10:07:21

回复 2# neoitachi

谢谢版主提供的思路，我尽快尝试下。

xtwl_tpcl · 发表于 2016-10-17 10:19:07

先看timing，然后考虑设计是不是有影响

huster · 发表于 2016-10-17 11:15:28

如果STA没问题，Chipscope是不可能影响你的设计的

xtwl_tpcl · 发表于 2016-10-17 13:24:05

有可能有的信号不加chipscope就被优化掉了
加了就无法被优化掉，这样电路就不一样了

517650971 · 发表于 2016-10-17 14:15:43

尽量少用Chipscope，减少采样深度，毕竟这个也比较占资源

1292569609 · 发表于 2016-11-10 21:42:38

我也遇到问题了。如果使用chipscop 的IP核，结果就会错，不用就不会出现问题。谁可以帮忙解决一下

[求助] 现在感觉chipscope对设计本身有影响，怎么解决呢？求前辈。。

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