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[求助] LVDS的输出频率升高,输出频率降低吗?

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发表于 2016-6-15 10:54:40 | 显示全部楼层 |阅读模式

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最近在用CDCE6200时钟芯片,LVDS两路输出,端接电阻100欧一路输出80M,一路输出240M,80M的那路幅度140mVpp,240M的那路只有60mVpp,输出频率变高,幅度会降低吗?资料说LVDS最高是625M,幅度375mVpp。奇怪的是这么低的幅度,后面的接收器件也能正常工作。
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