防止latch up的方法

chian · 发表于 2015-8-25 17:11:41

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贡献一篇文章先，里面有很多防止latch up的方法，由其是节录下面方法的4~7我都实际用过，很实用。就请直接下载免信元

latch_up.pdf (131 KB, 下载次数: 3765 )

但要请教一下，第8点：
I/O处尽量不使用pmos(nwell)

原因是甚么啊?有大大可以解释一下吗?

1.在基体（substrate)上改变金属的掺杂，降低BJT的增益
2.避免source和drain的正向偏压
3.增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路
4. 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。如果可能，可再增加两圈ring。
5. Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
6.使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能
7.除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。
8. I/O处尽量不使用pmos(nwell)

chian · 发表于 2015-8-25 18:14:39

不好意思，不知道如何设定免信元，可以直接从这里下载
https://www.google.com.tw/url?sa ... eE87oTk5HG83c__4ufA

lanlan860207 · 发表于 2015-9-1 16:58:50

谢谢，努力学习中·

crazyboy · 发表于 2015-9-10 23:47:39

没有Nwell就不会形成pnpn路径，就不会有latchup产生。

lidapang · 发表于 2015-9-15 16:24:11

thanks for sharing the document

终章0000 · 发表于 2015-9-17 20:54:14

谢谢分享

albertyin · 发表于 2015-9-19 15:27:18

支持一下.
不过通常不会为ESD特地修改工艺的, 需要在选定工艺的基础上, 由电路/版图发挥, 达到ESD设计要求.

lyfztz · 发表于 2015-9-28 06:16:48

非常感谢楼主分享啊！

riverlei_131 · 发表于 2015-10-29 15:03:52

免的链接打不开，下1的看看吧

gordonhu · 发表于 2015-12-17 09:35:11

thanks

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