怎样用verilog实现纯数字的倍频电路？

orientview · 发表于 2011-11-17 21:20:14

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请教大家，谢谢！

everhappy · 发表于 2011-11-18 10:10:57

理论上是可以的
但是很难得到占空比是50%的时钟。

bunengwang · 发表于 2011-11-18 10:59:19

同求解答，这个以前只知道是分频，还真没有弄过倍频的

orlye · 发表于 2011-11-18 21:03:40

下面这个图可以用来倍频。
利用了寄存器传播延时。
仿真的话，必须给FF加传播延时。
不过占空比很难控制到50％。

liujian_2009 · 发表于 2011-11-18 22:57:14

用倍频模块不行吗？

iloveladygaga · 发表于 2011-11-19 14:20:47

倍频一般都是用模拟做吧，数字的优势不在这方面

MOSFET · 发表于 2011-11-19 14:28:48

放着PLL和DCM不用为啥非要用数字实现？

kekeguda · 发表于 2011-11-20 10:24:56

能否先用计数器类似的东西提取原频率，同时生成倍频的。
关键在于如何提取频率，数字提取频率原理要比pll容易？个人觉得是这样

kekeguda · 发表于 2011-11-20 10:26:21

放着PLL和DCM不用为啥非要用数字实现？
MOSFET 发表于 2011-11-19 14:28

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pll能否数字化呢

xyflier · 发表于 2011-11-20 20:04:54

回复 9# kekeguda

有全数字的PLL，但是随着对clock频率要求越来越高，还是要依靠模拟电路的PLL来实现。

[求助] 怎样用verilog实现纯数字的倍频电路？