请教关于Verilog-A仿真的问题

F_CKadidas · 发表于 2012-1-5 14:22:56

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请问哪位大神有关于verilog-A仿真的资料啊？我做的电路中调用了一个用verilog-A写的模块，其余的都是用MOS管搭建起来的，仿真时无法产生网表，请问应该怎样才能进行仿真啊？是不是需要一些处理啊？跪求大神解答··

woodkey · 发表于 2012-1-5 16:52:52

先检查下verilogA写的有没有什么错误

F_CKadidas · 发表于 2012-1-5 19:10:21

回复 2# woodkey
我是直接调用adhlib库里面的· 应该没错吧？

woodkey · 发表于 2012-1-6 09:08:19

回复 3# F_CKadidas

额应该没错的吧...verilogA印象里不需要特殊的设置才对啊

F_CKadidas · 发表于 2012-1-6 09:46:29

回复 4# woodkey

主要是我是用MOS搭建的电路里面调用了一个用Verilog-A写的模块·

woodkey · 发表于 2012-1-6 14:39:07

调用一个verilogA模块而已，应该能正常仿真的呀...不清楚哎，检查下电路细节。也可能不是verilogA模块的问题

F_CKadidas · 发表于 2012-1-6 16:08:43

回复 6# woodkey

哦，那请问这种电路是必须要用SpectraVerilog来仿吗？还是可以用其他的仿真器来仿？

woodkey · 发表于 2012-1-6 17:26:20

不需要，直接仿真就行...

F_CKadidas · 发表于 2012-1-7 23:29:41

回复 8# woodkey

可以用spectra？

woodkey · 发表于 2012-1-10 16:23:50

回复 9# F_CKadidas

可以吧

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