怎样用verilog实现纯数字的倍频电路？

leomeng

   

下面这个图可以用来倍频。
利用了寄存器传播延时。
仿真的话，必须给FF加传播延时。
不过占空比很难控制 ...
orlye 发表于 2011-11-18 21:03

                               
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module beipin(clk,ret,clk1);
     input clk,ret;
  output clk1;
  reg data;
  
  always @(posedge clk1 or negedge ret)
  if(!ret)
    data<=0;
  else
    data<=~data;
  
  
function clk2;
    input clk,data;
    begin
         clk2=!clk&&data||!data&&clk;
       end
     endfunction
     assign clk1= clk2(clk,data);
   endmodule

这是我根据你的电路图写的程序

syf1088

回复 9# kekeguda

为什么要把pll数字化，IC内部如果要提高系统频率一般都会用pll，fpga的话更方便，内部自己就有的啊

uiwjyb

有模拟的PLL你为啥还要用数字实现呢

gothlinking

这方面数字不是强项