关于DC约束时钟的疑惑？

meijingguoyu · 发表于 2010-11-16 17:10:40

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关于DC约束时钟的疑惑？
在用DC综合RTL时，一般要对clock进行约束，比如period，duty，skew，jitter,latency, false path,fix_hold等等。
我只知道当设置clock的频率后，综合时会选择到相应driven的cell来综合电路。
但是像skew,kitter,latency等的约束对综合到底有什么影响，或者在综合里起什么作用。
因为我在看资料的时候说DC综合出来的clock是ideal的，那么是不是说综合对clock没有任何影响，没有skew，没有抖动等等。
或者说DC综合时的约束本来就是为后面的P&R准备的？
不太理解，请大侠帮吗？

rencj1979 · 发表于 2010-11-16 17:15:51

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meijingguoyu · 发表于 2010-11-16 19:25:03

还望走过路过的大哥大姐们伸出援手～

小丫 · 发表于 2010-11-16 19:33:21

正因为DC综合时clock是理想的，不是一个propagated clock，所以就要加上这些条件，让这个理想的clock更像一个真实的时钟？
本来不是流氓，但是要让你更像个流氓。哈哈

meijingguoyu · 发表于 2010-11-17 11:17:35

回复 4# 小丫

请问综合时候是理想的，还是综合后是理想的？

wu_xiaolin_110 · 发表于 2010-11-17 16:16:46

综合的时钟是ideal的，是说在电路的时钟线上面不插入任何的buffer和反向器，DC的软件中默认存在一个很好的时钟源。这样做的理由是：如果为时钟插入缓冲(BUFFER)之后，时钟的驱动能力会增强，而且保持时钟信号的边缘陡峭，但是这样做会使得在不同路径上出现时钟偏移，从而带来时序上的问题。因此在综合时，将clock看作是理想的时钟，禁止加缓冲。

wu_xiaolin_110 · 发表于 2010-11-17 16:20:44

像skew,kitter,latency等的约束对综合到底有什么影响，或者在综合里起什么作用??
你做出来的芯片总是要用到实际中去的，加上这些条件是为了更好的模拟芯片的实际时钟。当然你的时钟是ideal的，但是为了让芯片更可靠，你总的考虑的严一点撒。让综合时生成进行mapping的时候选择的余地也小一些，不要随便一个cell就拿过来用撒

wu_xiaolin_110 · 发表于 2010-11-17 16:22:12

我也是个菜鸟哈，发帖不是为了装B，只是赚点信元而已，呵呵，说错了麻烦指出来哈

benjaminweber · 发表于 2010-11-17 20:10:14

总的来说，综合的时候，时钟是idea的，是因为没有placement的信息，综合并不能很好的生成时钟树，即使综合生成了，到了后端的时候，时钟树还是要根据具体的placement信息重新做。
综合的主要目的是优化逻辑，将时钟设成ideal的时钟有助于简化逻辑优化。后端会去掉所有ideal的约束，在时钟上插入时钟树。

tiger_lein · 发表于 2010-11-17 22:31:47

回复 1# meijingguoyu

最近也在看这方面资料。。。。。你问的东西一两百字说不明白！给你发个资料自己看吧！有点懒惰请见谅。。。。

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