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夏宇闻老师《verilog数字系统设计教程》P76上第17题:
17.使用wait语句设计一个电平敏感的锁存器,该锁存器的输入信号为d和clock,输出为q,其功能是当clock=1时q=d。
我写的代码:
module d_register(clk,d,q);
input clk,d;
output q;
reg q;
always
wait(clk==1)
q=d;
endmodule
testbench代码:
`timescale 1ns/1ps
module test();
reg clk,d;
wire q;
initial
begin
clk=0;
d=0;
end
always #20 clk=~clk;
always @(posedge clk)
#10 d=~d;
d_register d1(clk,d,q);
endmodule
仿真结果得不到电平敏感的锁存器,请教高人啊
[ 本帖最后由 智慧棒 于 2009-3-22 17:09 编辑 ] |
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