面向微电子专业的免费培训--—工艺规则DRC/LVS/RCX的Rule开发及验证

houjs

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Antenna Rule和Antenna Lef的关系

    我们都知道，Antenna Rule是工艺规则要求金属不能太长导致击穿mos管而给出的一组约束，那么既然有了AntennaRule的规则文件，Antenna Lef有起什么作用呢？为什么IP模块一般都需要提供一个Antenna Lef的文件呢？

    我们先从Antenna Rule的定义说起。

AntennaRule的基本原理是检查与Gate相连的某个Layer的面积与Gate的面积比值是否超过某个最大值，如果超过就认为违反了天线检查规则。其基本约束条件是：

Area(Layer) / Area(Gate)
>
f

     如果公式计算结果大于f，则表示违反了天线规则。

    天线检查根据面积计算不同的需求，可以设置不同的计算模式。

模式1.
Cumulative模式与Single Layer模式

    假设检查M2的天线规则是否满足要求，在SingleLayer的模式下，其计算方法是：把M2的面积除以与其相连接的Gate的面积，如果面积比大于某个数值，则报错。如果是Cummulative模式，M2的面积计算方法是：把与M2连接在一起的M1的图形的面积加上M2的面积的总和作为面积标准，然后除以与M2有连接关系的Gate的比值。如果是M3的Cummulative模式，则需要把M3以及与其相连的M1, M2的面积之和作为面积计算标准。

    注意在上图中，灰色图形的面积是不能累加的，原因是：工艺制作过程是自底向上的，2个M1的图形如果通过M2图形连成一个节点，它在制作M1图形时还是分属于不同的节点的，不能按照等节点去累加面积。图下图所示：

    上图在计算Poly的面积时，虚线的Poly是不要计算在累加面积的，因为它是通过met1才连接到Gate图形上，当制作poly图形时，它还没有与Gate连接。

模式2.
Top Area模式与Perimeter Area模式

    在计算面积时，图形的面积有Top Area和Perimeter Area模式两种，Top Area是指图形的长度与宽度的乘积的值，而Perimeter Area是指图形的侧面积，也就是图形的周长乘以厚度的值。

模式3.
Diode模式与非Diode模式

    如果是与非Diode模式，约束条件的计算公式为：

Area(M1)/ Area(Gate) >
f

    其中f是一个工艺参数。

    如果引入了Diode的模式，约束条件的计算公式修改为：

Area(M1)/ Area(Gate) >
K *Diode(area) + Bonus

    其中Diode的定义是：N有源区或者P有源区内没有与Poly相交的图形，这个图形与Gate有连接关系；Diode(Area)是指与Gate相连的Diode的面积，K是Diode的Multiple Factor，而Bonus是指Diode的Bonus值。

    以上解释了Antenna Rule的基本含义，那么，AntennaLef的用途是什么呢？Antenna Lef是用来解决IP和全芯片之间Antenna信息传递的文件。一个IP是一个黑盒子，用户有时并看不到IP的layout，因此从全芯片的角度看，如果要计算一个线网的antenna面积，就会漏掉它连接到IP内部的面积，造成antenna 计算不准。

    如果每个IP都把自己内部线网的antenna信息提供给全芯片设计的人员，则顶层线网的antenna面积就可以自动加上IP的antenna面积，从而保证计算的准确性。因此，每个IP都需要提供一个Antenna Lef数据，这个数据就是用来传递给全芯片的antenna信息用的。

    一个典型的antenna lef格式如下：

VERSION 5.4 ;

MACRO IP1

CLASS BLOCK ;

PIN AA

ANTENNAPARTIALMETALSIDEAREA5.00
LAYER A1
;

ANTENNAGATEAREA 1.35
LAYER A1
;

ANTENNADIFFAREA 0.35
LAYER A1
;

ANTENNAPARTIALCUTAREA0.34
LAYER W1
;

ANTENNAPARTIALMETALSIDEAREA6.83
LAYER A2
;

ANTENNAGATEAREA 1.35
LAYER A2
;

ANTENNADIFFAREA 0.35
LAYER A2
;

ANTENNAPARTIALCUTAREA0.41
LAYER W2
;

ANTENNAPARTIALMETALSIDEAREA34.70
LAYER A3
;

ANTENNAGATEAREA 1.35
LAYER A3
;

ANTENNADIFFAREA 0.35
LAYER A3
;

ANTENNAPARTIALCUTAREA1.22
LAYER W3
;

ANTENNAPARTIALMETALSIDEAREA16.26
LAYER A4
;

        ANTENNAGATEAREA1.35
LAYER A4
;

        ANTENNADIFFAREA0.35
LAYER A4
;

END AA

....

....

....

PIN BB

ANTENNAPARTIALMETALSIDEAREA2.28
LAYER A1
;

ANTENNAGATEAREA 0.19
LAYER A1
;

ANTENNADIFFAREA 0.35
LAYER A1
;

ANTENNAPARTIALCUTAREA0.14
LAYER W1
;

ANTENNAPARTIALMETALSIDEAREA2.77
LAYER A2
;

ANTENNAGATEAREA 0.19
LAYER A2
;

ANTENNADIFFAREA 0.35
LAYER A2
;

ANTENNAPARTIALCUTAREA0.14
LAYER W2
;

ANTENNAPARTIALMETALSIDEAREA19.08
LAYER A3
;

ANTENNAGATEAREA 0.19
LAYER A3
;

ANTENNADIFFAREA 0.35
LAYER A3
;

ANTENNAPARTIALCUTAREA0.20
LAYER W3
;

ANTENNAPARTIALMETALSIDEAREA2.79
LAYER A4
;

        ANTENNAGATEAREA0.19
LAYER A4
;

        ANTENNADIFFAREA0.35
LAYER A4
;

END BB

...

END IP1

END LIBRARY

注意其中的红色字体不是Metal的面积参数，而是IP内部的Gate面积和Diff面积，这个参数的用途是：全芯片计算Antenna Ratio时，不仅要考虑分子的累加，还要考虑分母的累价。其中Gate的面积就是分母的面积。

除了Antenna Lef 的格式以外，还有另外一种格式，Clf文件，其格式如下：

(defineDiodeProtection "IP1" "AA" '(0.350000 0.3500000.350000 0.350000 ))

(defineHierAntennaProp "IP1" "AA" '(

("A1" 1.3500000.000000 0 0 5.000000 0 0)

("A2" 1.3500000.000000 0 0 6.830000 0 0)

("A3" 1.3500000.000000 0 0 34.700000 0 0)

("A4" 1.3500000.000000 0 0 16.260000 0 0)

("W1" 0 0.340000 00 0 0 0)

("W2" 0 0.410000 0 0 0 0 0)

("W3" 0 1.220000 00 0 0 0)

))

(defineDiodeProtection "IP1""BB" '(0.350000 0.350000 0.350000 0.350000 ))

(defineHierAntennaProp "IP1" "BB" '(

("A1" 0.1900000.000000 0 0 2.280000 0 0)

("A2" 0.190000 0.0000000 0 2.770000 0 0)

("A3" 0.1900000.000000 0 0 19.080000 0 0)

("A4" 0.1900000.000000 0 0 2.790000 0 0)

("W1" 0 0.140000 00 0 0 0)

("W2" 0 0.140000 00 0 0 0)

("W3" 0 0.200000 00 0 0 0)

))

    至此，Antenna Lef与Antenna Rule的关系已经比较清晰了。不过，观众立即回问2个问题：

1.
如何得到IP的Antenna Lef数据，这些数据的计算方法是什么？

2.
如何验证Antenna Rule的规则检查是准确的？

    我们将在后续的文章中继续探讨。

   

houjs

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可以“偷”DRC规则，但是注意引起的“连锁反应”

   

    许多Fabless的设计公司工程师都有“偷”DRC规则的经验，所谓“偷”DRC规则，就是指对某些特殊图形，不按照Foundry规定的DRC规则去画，而是经过多次反复流片验证，采用故意违反DRC规则的方法去节省面积，从而降低芯片成本。

    例如，在某些标准单元库设计或者SRAM设计中，经常把特殊位置的宽度、间距等尺寸故意改小，由于这些电路被调用次数很多，对整个芯片的面积降低很有好处。

    不过，修改了DRC规则后，一个很重要的连锁反应就是：必须同时修改与其对应的RCX Runset，否则会出现寄生参数提取误差明显不合理的问题。

    例如，某工程师反应，我在没有“偷”DRC规则之前，采用2个不同的寄生参数提取工具，他们之间的误差很小。可是，为什么我“偷”了DRC规则之后，再去运行寄生参数提取工具，发现同一个线网，其寄生参数提取误差很大，如下：

    这中间，到底出了什么问题呢？

    这就需要理解寄生参数提取工具的原理了，如果寄生参数提取工具采用的是field solver的方式进行计算，则不论如何偷DRC规则，其计算都是准确的，不会出现大的误差。可惜的是，由于field solver计算太慢了，商业化的寄生参数提取工具都采用了插值和查表的方法，它的原理是：事先先算好了很多图形的寄生参数结果，存储在数据库中，等到全芯片提取时，直接从已经算好的结果中找到对应的结果即可。

    这里要注意，事先计算好的结果是保证计算进度的前提。事先计算的依据就是DRC规则，它是按照符合DRC规则的图形去计算各种组合的结果。一旦图形出现了违反DRC规则的情况，则由于没有事先计算的结果，导致寄生参数提取工具按照一种不确定的方法进行插值和查表，结果误差就会很大。

    工具在运行中，会打印出如下warning信息：

WARNING: SMIN: 0.13, found: 0.09.

WARNING: This may cause capacitanceextraction inaccuracy.

WARNING: Check whether runset file isup-to-date and design DRC-clean.

    上述报错信息的含义是：寄生参数提取工具本来是按照0.13微米的间距去做运算的，现在发现版图中有0.09的间距图形，请检查是否DRC clean。

    那么，出现上述Warnnig后，该如何分析这种误差呢？它的误差有多大？会对我的后续时序分析造成多大影响呢？

    这就需要用到我们在前面公众号提到的tuta工具了。首先看，在符合DRC规则的条件下，tuta分析出不同寄生参数提取工具的误差，如下：

    可以看到，在间距是0.13微米的条件下，符合DRC规则，2个寄生参数提取工具的误差Ctotal大约为6.77%，基本符合预期。

    但是，如果违反了DRC规则，故意把间距从0.13微米修改为0.09微米，其误差如下：

    可以看到，由于间距不符合DRC规则，导致其寄生参数提取误差Ctotal达到了34.38%，超过了预期范围。说明偷了DRC规则后，必须修改相应的RCX Runset后，才能保证寄生参数提取的准确性。

    偷DRC规则不仅会影响寄生参数提取的准确性，同时还会对这些模块的时序也造成重要影响，用户需要在修改RCX Runset后，重新做liberty文件的生成，按照新的寄生参数结果去做仿真和liberty的生成。这就是我们常说的“K库”，需要自己重新“K库”，不能用Foundry提供的原始库单元的信息了。

houjs

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寄生参数提取的误差Ctotal超过了10%，合理吗？

    有工程师运行RCX Runset的test pattern时，发现针对某些条件，Total C的误差超过了10%，因此有些担心误差太大。

    例如：下表中的StarRC与golden的Ctotal误差有13.17%，是否合理？

  再如，下表中的Calibre
XRC与golden的Ctotal误差有-12.75%，是否合理？

由于StarRC, Calibre XRC都采用了插值查表的方法计算寄生电容，它可以保证在绝大多数情况下计算都比较准确，但是总是有极少数的例子它的精度达不到要求。

    那么，在哪些情况下StarRC, XRC的total C误差达不到要去呢？

Ctotal误差比较大的特点是： 针对2层结构，上下两层导体没有相邻，距离比较远。针对3层结构，中间layer与上下layer都没有相邻，距离比较远。

    在本例中，M4与sub中间隔了poly, M1, M2, M3的layer，没有相邻，因此，它的误差比较大。这个误差是合理的，在预期范围内。

    比较幸运的是，在IC设计电路中，版图总是布线比较紧密，上下层图形一般都会布满，故意流出许多空白区域的很少，因此，这种误差对实际版图影响的概率较低。

houjs

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再谈DRC中的隔离（阻挡）检查

       DRC检查中经常遇到隔离检查，所谓隔离（阻挡）检查就是检查在 layer1和layer2之间必须有layer3将其隔离（或阻挡）。如下图所示：

    中间的图形是一个layer，上下的图形是另外一个layer，这2个layer必须被某个layer隔离或者阻挡才符合DRC规则。

    当时，我们建议观众用最简单的实现方法：

第一步： 找到layer1, layer2距离最近的区域：FindClosestRegion

region1
{

   FindClosestRegion
layer1
layer2
< Dis

}

第二步： 用第一步的结果减去layer3，看是否被切割成2个区域

check
{

RemainRegion = region1
NOT
layer3

region1Enclose RemainRegion
<
2

}

    不过，也有观众提出：我没有helmet工具，因此无法用你提到的关键字：FindCloestRegion，是否可以直接用calibre的命令呢？

回答是：可以通过比较复杂的Calibre Code操作间接地近似实现。

    我们首先先了解Calibre Code一个命令： DFM Space。其用法是：

DFM Space
layer1
layer2
< dis
COUNT
==4

    它的含义是：检查layer1和layer2的距离是否小于dis，其中COUNT == 4的含义是：如果layer1 , layer2图形在dis距离范围内出现了Shield的特点，则把Shield以外的图形忽略。

上图中，layer1是A边，layer2是B边，蓝色的S是layer1的另外一个边，S边就是Shield图形，它把间距检查的某些区域挡住了，报错时，被Shield的区域不被输出，从而大大减少了报错个数，并且为后续的进一步操作留下了空间。

    利用上述概念，我们可以如下实现layer1, layer2被layer3阻挡的操作：

第一步：

edge1
{

X
=
DFM Space
[layer1]
layer2
< dis
COUNT
==4

Y
=
DFM Space
layer1
[layer2]
< dis
COUNT
==4

}

    第一步的结果是把layer1, layer2的最近距离图形找到，与helmet工具的findCloesestRregion类似，唯一的区别是：该命令输出的结果是边，而不是图形。由于结果是边，就需要做额外的操作把它变成图形。

第二步：

region1
{

regionx
= EXPAND EDGE X outsideby 0.001

regiony
= EXPAND EDGE Y outsideby 0.001

}

    第二步的结果是把边扩展为一个很细的矩形。准备检查在x与y的矩形之间是否有layer3被隔离开。

第三步：

no_layer2 = BULK
not
layer2

no_laeyr1 = BULK
not
layer1

region2
{

region2
= SIZE
regionx
by
dis
INSIDE OF LAYER
no_layer2
step 0.03

}

    第3步的含义是： 把layer1的边向外扩充dis的距离，但是在扩充过程中如果遇到layer2的边阻挡，就停下来不要再扩了。step 0.03的值是layer2图形宽度的一半。这个size step的操作就是我们在前面文章中多次提到的“孙悟空跳不出如来佛手心”的操作。

第四步： 用第三步的结果减去layer3，看是否被切割成2个区域

check
{

RemainRegion = region2
NOT
layer3

region2
Enclose RemainRegion
<
2

}

看起来，通过上述四个步骤实现了helmet工具的FindCloesestRegion的命令，不过，这个操作隐含着一些问题：如下：

     上图中绿色图形是layer1，黄色图形是layer2，红色图形是layer3。直观地看，layer1, layer2确实被layer3隔离开了。

      但是，在第三步做size操作时，由于绿色图形的2条边对外做size扩充后上下2个图形连接成了一个图形，导致最后做第四步减去layer3时，其结果还是连接场一片的一个图形，不是被分割成2个图形，从而报错，出现了伪错。

     遇到上述问题，该如何解决呢？

     一种解决办法是：毕竟通过上述检查已经能够查出绝大多数问题了，剩余的问题由人工来分析，工作量也不是很大。

     另外一种办法就是：把上图中layer1的竖向的边分解成很多短边，每个短边中间被一个0.001的很细的距离隔断，即纵向边的短边都是没有相邻的边，这样第三步做size操作时，就不会把多个区域连在一起了。这种方法实现起来比较麻烦，有兴趣的读者可以自己分析来写出具体代码。

     总结：隔离检查是DRC检查中经常遇到的问题，由于普通的DRC命令不支持该检查，用户需要写复杂的组合命令来实现该功能。用户经常的问题是：为什么几大EDA公司的工具明明知道有该需求，就是不通过一条简洁的命令来实现呢？

     答案是：任何自动化的功能都是需要权衡实现代价和带来的收益的。EDA公司经过仔细分析发现：实现该命令的工作量和难度远远大于预期获得的收益，因此留给用户自己通过命令组合来实现。

    难道用户就没有办法使用简单命令实现上述需求吗？幸运的是，有一个EDA公司提供了该命令的简单实现，这就是helmet工具。更加幸运的是，针对国内的Fabless设计公司，helmet工具提供了为期3个月的免费使用期，具体日期为：2018年10月1日至2018年12月31日。  有兴趣的读者可以联系support@microscapes.com.cn

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寄生参数提取如何选择RC, RCC, C模式?

    在寄生参数提取中，需要用到不同的提取模式，例如，只提取电容，不提取电阻模式，或者电阻电容都提取模式等。

    常见的提取模式有如下3种：

1.      RCC模式：既提取寄生电阻，也提取寄生电容，电容提取时把耦合电容结果保留。

2.      RC模式：既提取寄生电阻，也提取寄生电容，电容提取时把耦合电容折算到集总电容中。

3.       C模式，只提取寄生电容。

    以下是三种方法的特点比较：

   

    由于寄生参数提取的网表规模很大，因此提取时尽量增加 RC Reduction的选项，以便减小网表规模，否则后续的仿真工具会由于内存不足无法计算。

    可以看到，RCC模式精度最高，但是速度很慢；RC模式精度较高，速度也可以接受；C模式有一定误差，但是速度最快。用户可以根据自己的需求来选择不同的模式。

    有时候，用户希望全芯片的部分线网采用RCC提取，部分线网采用C提取，该如何实现呢？针对Calibre XRC工具，可以如下操作：

calibre -xrc -phdb   a.rule

        calibre -xrc -pdb -rcc   a.rule

calibre -xrc -pdb -c   a2.rule  -select

         calibre -xrc -fmt -rcc    a.rule

     其中a.rule中，添加了如下语句：  

PEX    EXTRACT   EXCLUDE  layoutnames   RECURSIVE   xxx   yyy  zzz

     它的含义是：所有节点都提取RCC的寄生参数，但针对节点xxx, yyy, zzz不要提取寄生参数。

     在a2.rule中，添加了如下语句：

PEX   EXTRACT  INCLUDE  layoutnames   RECURSIVE  xxx  yyy  zzz

       它的含义是：只提取节点名为xxx, yyy, zzz的寄生电容。

      通过2个pdb的语句，实现了部分节点只提取寄生电容，而不提取寄生电阻的目的。

    总结如下：一般情况下，采用RC模式是一个折衷的模式，既可以满足精度需求，又能满足效率要求。如果想进一步优化精度或者效率，则通过具体指定线网名来选择不同线网的提取模式，从而更准确地控制每个节点的提取精度和效率。

houjs

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    利用国庆假期时间，统计了一下国内部分上市半导体企业2018年1月-6月的财务数据，其中所有数字的单位都是：人民币亿元，原始数字为美元的报表，按照1美元=6.8元计算。计算可能有小的错误和不准确之处，请指正。还有部分企业由于没有找到合适数据，没有统计，请见谅。

    计算方法：

    毛利率 = 毛利润 / 销售额

    净利率 = 净利润 / 销售额

    毛利润
= 营业收入 - 营业成本

    净利润 = 毛利润 - 研发费用 - 销售费用 - 管理费用 - 所得税 + 政府补贴

    同比增长 = （2018年上半年数据/2017年上半年数据）-
100%

公司	销售额	销售额同比增长	毛利润	毛利率	净利润	净利率	净利润同比增长
中芯国际(港股00981)	117	11.6%	29.7	25.4%	4.0	3.4%	-39.7%
华虹半导体(港股01347)	30	15.4%	9.87	32.9%	5.84	19.5%	25.5%
先进半导体(港股03355)	5.27	7.2%	0.757	14.4%	0.36	6.9%	20.84%
复旦微电子(港股01385)	6.72	14%	2.83	42.1%	0.94	14%	-15.5%
国民技术(A股300077)	4.12	15.24%	1.42	34.5%	0.05	1.2%	-87.4%
紫光国微(A股002049)	10.53	31.55%	2.85	27%	1.2	11.4%	-3%
汇顶科技(A股603160)	13.9	-24.5%	5.5	40%	1.12	8.1%	-76.7%
北京君正(A股300223)	1.03	33.38%	0.39	37.9%	0.12	11.6%	213.68%
全志科技(A股300458）	6.66	48.44%	2.14	32.13%	0.75	11.3%	4365%
景嘉微(A股300474)	1.91	12.34%	1.50	78.5%	0.62	32.4%	11.80%
兆易创新(A股603986)	11.06	17.88%	4.19	37.9%	2.35	21.24%	30.99%
上海贝岭(A股600171)	3.86	57.71%	0.99	25.6%	0.64	16.58%	-51.59%
士兰微(A股600460）	14.37	10.70%	3.84	26.7%	0.95	6.6%	12.90%
圣邦股份(A股300661)	2.84	26.25%	1.29	45.4%	0.41	14.4%	26.01%

    同时，对比了Foundry,
IDM,
Fabless的3大类国际龙头企业的2018年上半年财务数据，所有数据都已经换算成：人民币亿元。

   

公司	销售额	销售额同比增长	毛利润	毛利率	净利润	净利率	净利润同比增长
台积电	1114	11%	528	47.4%	368.6	33%	9%
英特尔	2251	12%	1350	60%	646	29%	60%
高通	741	5%	370	50%	109	15%	0%

  从以上数据可以看出如下规律：

1.
毛利率是衡量一个企业技术是否领先的重要标志，在Foundry领域，毛利率达到30%就是一个不错的数据了，但是龙头企业台积电的毛利率接近50%，说明它的技术优势十分明显。而大陆的Foundry毛利率一般在30%左右。在Fabless领域，除了模拟电路和军工产品，毛利率达到40%就不错了，但是龙头企业高通达到了50%。大陆的Fabless企业大部分毛利在40%以下。

2.
IDM的毛利要高于Foundry和Fabless，Intel的毛利率达到了60%，比高通和台积电要高出一个等级，原因就是IDM可以内部消化一些不必要的成本。表中没有列出美光、海力士、三星等IDM企业的毛利，其实它们的毛利也十分惊人。大陆目前正在积极筹划和组建IDM或者CIDM模式的企业，这种类型的企业是大陆集成电路发展必不可少的业态。

3.
净利率是衡量一个企业投资收益率的重要标志，达到20%就是一个很好的数字了。台积电和英特尔的净利率都接近或超过了30%，说明企业的盈利能力极强。大陆的企业大部分净利率在20%以下。

4.
销售额是规模的象征，在Foundry领域，大陆销售额最高的企业是台积电的十分之一左右，在Fabless领域，大陆最大的几家企业都没有上市，粗略估计最高销售额是高通销售额的四分之一到三分之一左右。IDM的企业目前大陆差距更大，等大陆的存储器公司逐步量产后，再看具体数据。

5.
大陆企业的销售额同比增长几乎都在10%以上，说明我们总的增长态势不错，不过，也与最近2年国际半导体领域的整体高速增长环境有关。相反，如果看净利润增长率，则大陆企业有接近一半的企业出现了同比下滑，主要原因是：我们大陆企业过分看重规模的增长，不太重视对股东的回报。这个现象也说明，中小投资者在国内投资市场的话语权不高，无法分享到国内半导体高速增长带来的回报，需要我们反思。

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houjs

我们将不定期推出国内EDA公司及学术界相关人士精彩访谈，共同探讨国内EDA产业的未来发展。


本期访谈，我们采访了苏州珂晶达电子有限公司的联合创始人贡顶，下面是具体访谈内容：

问：请先介绍苏州珂晶达电子有限公司

大家好，这里是苏州珂晶达电子有限公司，网址www.cogenda.com。珂晶达成立于2011年，已经快8岁了。公司有20多个员工，他们是公司最宝贵的财富。作为一个科技公司，下一代明显的女多男少：8个女孩，3个男孩，为祖国下一代性别平衡作出了很大的贡献。

作为一家小型EDA公司，珂晶达十分幸运的还在运转。而大多数的同行们，已经悄无声息的消失在历史的长河中了。这么说来，这篇访谈会存在明显的幸存者偏差，为此建议找一些创业失败案例来平衡一下偏差。

（作者注：谢谢贡顶的提醒，争取在后面的访谈中增加已经从EDA领域华丽转身到其它领域的成功（or失败？）案例。对EDA领域来说，可能是失败案例，但是对转行的人来说，可以说是跳出苦海的成功？）


问： 我们都知道，目前中小EDA公司的发展比较艰辛，你加入EDA领域的出发点是什么？

贡顶：现在回想起来，可以用无知者无畏来解释。我和公司的合伙人沈忱博士谈起2010年创建公司，商业化做EDA软件的行动，都觉得非常的不理智。我们没有想到中国整体的大环境与美国的不同。当然，现在入行已深，可以说被深深的套牢了，只能硬着头皮继续往前，期望能有所突破。

（作者注：恰恰相反，我很敬佩贡顶的这种精神。正是由于无知者无畏的精神，才有可能有新的突破和创新，而我从事EDA行业时间较长，有太多的束缚和包袱，反而束手束脚，不敢做重大创新了。）

问： 目前公司的主要产品和业务方向是什么？为什么定位于该方向？

贡顶：公司最初的方向是半导体器件的三维仿真软件(TCAD)，然后衍生出了一系列应用。

公司目前主要的应用围绕一个非常狭窄的细分市场，卫星用芯片的抗辐射问题展开。公司能够提供从太空中的辐射环境，卫星运行受到的辐射剂量与屏蔽分析，以及星载芯片的辐射效应等全套设计软件。这些软件可以为航天研究所提供芯片在太空中的辐射效应分析，以及为抗辐射芯片的设计提供指导。

此外，我公司的TCAD软件基本占据了印度高校的市场，应用以高校教学与研发为主，也打入了印度的宇航中心，提供芯片的辐射效应仿真能力。可以说，我们公司在印度全面挤占了美国Silvaco公司的市场。

最后，目前公司具有提SPICE模型，以及PDK开发能力，目前也在完善以TCAD为核心的制程相关软件。

至于为何主打抗辐射应用方向，这是公司恰好同时具有半导体与核物理人才，做芯片的辐射效应这个交叉学科具有技术的优势。另外坦白讲也是生存所迫，这个方向相应的软件美国对中国禁运，市场需求一直存在。

（作者注：贡顶选择的方向对国内从事EDA行业的公司具有较好的参考价值，其特点是：首先是一个细分市场，还没有引起国外EDA巨头的重视；其次，可以替代国外EDA公司在某一个领域的市场，而不是对国外EDA公司产品的一个补充。其中第一点是从经济角度上考虑，为了生存和发展，第二点是从产业角度上讲，为了国家在某个领域不被国外卡脖子。我比较惭愧，在考虑公司发展时，第一点权重考虑较多，第二点的权重考虑较少，因此主要产品是对国外EDA公司的补充，而不是替代，感觉对国家的贡献考虑还不够多）



问： 公司未来的发展方向和目标是什么？

贡顶：我们希望公司未来能成长为一个中型的EDA公司。目前公司在芯片抗辐射这样狭窄的细分市场内，国内没有竞争对手，而美国类似的公司叫Robust Chip，技术还不如我们。今后我们的目标是晶圆厂用的制造仿真软件，直接为芯片生产提供服务。那时，我们就需要与当前的EDA三巨头直接竞争。

（作者注：佩服贡顶的勇气和胆识，我还没有提出敢与三大EDA公司竞争的产品和方向）

问： 国内EDA的研发人员比较少，公司如何发掘和培养研发人员？

贡顶：大部分EDA研发人员需要精通应用数学与计算机。我们公司的TCAD软件偏重于偏微分方程求解，其实与Ansys这样的软件更接近，需要研发人员精通应用数学+物理，以及计算机。计算机知识的培养，公司是可以负担的，但是数学与物理的培养，目前看只能在学校完成。因此，我们公司倾向于招数学与物理背景的研究生，然后通过项目培养软件能力。目前，我们已经有了几个较为得力的研发人员。当然，人才的培养还是要长期进行。


（作者注：国内如果能够有专门培养同时精通“应用数学 + 物理  + 计算机”的学科就好了。希望贡顶功成名就后，能够回到高校从事这个培育人的工作 ）


问： 你觉得国内EDA产业界才如何做大做强，关键点在哪里？

贡顶：资金，技术和人才都是相对容易解决的，最主要的问题还是在市场。EDA市场可以分为设计公司与制造企业(晶圆厂)两类。设计公司现在比较多，据统计全国有1000多家，大部分规模较小，对成本敏感，要花很多经费购买EDA软件比较困难。晶圆厂数量少，而且晶圆厂其实不太在乎EDA软件成本，但是对软件的成熟度要求很高，习惯用大厂的产品。因此，这样来看，小厂EDA工具无论在设计公司还是晶圆厂都很难取得突破。

要解决这个问题，我们觉得从晶圆厂入手相对容易：晶圆厂有资金，有EDA需求(甚至是定制需求)，还必须用正版。比如晶圆厂有耐心陪着一家EDA公司慢慢打磨产品到成熟为止，这是对EDA公司最好的扶持。

这里也插个广告，如果哪家晶圆厂有意愿，我们会非常乐意合作，收购或者入股都行。

（作者注：与好多初创EDA公司想法类似，确实从晶圆厂入手相对容易，只是复制的数量有限。国内大部分小的EDA公司都是这个思路，只是如何进一步扩大规模还需要考虑。贡顶的思路比较开放，对股权合作抱有开放的态度，而我比较惭愧，在股权合作上一直十分谨慎或者说比较保守 ）




问：目前有不少EDA公司提出了云端软件和服务的概念，你对此有何看法？

贡顶：对于某些EDA软件，云服务是一个极好的商业模式，有可能在目前盗版横行的状态下取得商业模式的突破。但不是所有的EDA软件都适合做成云服务，尤其是客户当需要上载自己的设计到云上，他们总会担心泄密问题。





问：你对国内发展EDA产业有哪些具体的建议和意见？

贡顶： 上面讲过晶圆厂扶植EDA公司的方案。如果从大基金出一笔小钱给晶圆厂，扶植一家或者几家EDA公司，慢慢孵化，应该是一个可行的方法。

不过，这种扶植方案只适合晶圆厂相关EDA工具的供应商。设计公司需要的EDA工具供应商孵化问题，目前来看还没有太好的方法，或许云服务是一种可能？

（作者注：我在之前曾经提到，中国销售额超过100亿元以上的Foundry或者Fabless公司可以自己建立EDA团队，而贡顶把这个思路细化为：与其自己构建，不如与现成的EDA公司进行股权合作，收购或者参股EDA公司来快速提高EDA能力，这个建议具有较好的可操作性 ）



问：展望一下中国EDA产业的发展前景，你认为中国EDA企业有机会赶超国外EDA巨头吗？

贡顶：从目前情况看，赶上国外EDA巨头存在理论上的可能。由于摩尔定律失效，芯片的制造工艺发展变慢了，同样的EDA工具的发展也减慢了速度，这就让追赶变成可能。
至于超越，除非新的微电子技术兴起，而且国产EDA公司能够在这一波新的竞争中获胜，不然没有可能。


（作者注：让我们拭目以待，希望贡顶“让追赶变成可能”的预言成真！ ）




问： 请做一下你公司和产品的广告？让国内更多的工程师了解你们的产品和服务。

贡顶： 前面已经打了不少广告啦，这里就不多罗嗦了。


（作者注：谢谢贡顶的访谈，期待今后进行第二次、…… 第n次更深入细致的交流，再一次表示感谢！ ）

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老师好，今天才看到您的帖子，我目前在北京不知道后续还有没有机会参加，可否先请您发下之前的培训视频资料学习一下呢，先行谢过啦~

houjs

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