面向微电子专业的免费培训--—工艺规则DRC/LVS/RCX的Rule开发及验证

houjs

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       参见私信。

houjs

"与IC设计产业相比，EDA产业发展的难处有哪些？"


  中国的IC设计产业发展迅速，目前国内有一千多家Fabless设计公司，但是EDA的公司数目始终徘徊在个位数，从数量的绝对数字和增长数字来讲，远远不如Fabless公司。除了公司数目，在国际竞争力方面，也不向Fabless公司，在某些细分领域，具有国际领先水平和较大的市场影响力。EDA产业要发展，与IC设计产业发展相比，有哪些不同点呢？


1.   面对的竞争对手不同

    IC设计公司可以选择的细分产品很多，在一些细分领域里，可以绕开大的竞争对手。但是，EDA公司做出的产品，必须与国际3大EDA公司的产品正面竞争，几乎所有的细分领域，3大EDA公司都有与你竞争的产品，你无法绕开。


    试想一下，如果你在IC设计公司做一款产品，做出来后，总是需要面对Intel,
高通或者三星的竞争，如论如何都绕不开，是否也会感觉到很头疼，总有“三座大山”挡在你面前，是一个绕不过去的门槛。


    有人会说：你可以在某一个细分产品上做精做细，功能和性能都远超三大EDA公司不就可以了吗？但是软件产品有一个特点：成本弹性很大。如果3大EDA公司发现你开发出的产品功能性能比它的好，它会采用把这个产品免费送给客户，然后通过打包的方式，在其它你必须用到的产品上把价格再提上去。通过这个手段就可以打击竞争对手的具有竞争力的新产品。


2.  产品对功能和性能的要求不同

    IC设计公司的产品如果在性能上不如其它竞争对手的产品，可以在竞价比上进行弥补，因为不是所有的用户都希望用最高质量的产品，因此IC产品对性能的要求不是唯一指标。但是，EDA产品由于是一个工具产品，对性能的要求是最重要的指标，如果你不是3大EDA公司，你的产品比其它产品性能差，即使价格再便宜，也不会有人买单。这就要求你开发的EDA产品必须具有很强的竞争力才能生存，靠性价比是很难生存的。


3.   面向的客户类型不一样

    EDA公司面向的客户类型都是比自己规模大一个数量级的大客户，在商务谈判中处于劣势。而IC设计公司面对的客户类型比较多，有比自己规模大的，也有比自己规模小的，商务谈判有一定主动性。


4.   产品开发的难度不同


    从技术难度讲，EDA产品的开发难度还是要大于IC设计的设计难度。可能有些IC设计工程师不太认可这个观点，认为IC设计领域也有很多技术难点，为什么说EDA的技术难点就大于IC设计的难度呢？


    从大的方向上讲，EDA产品强调的是创新，要求开发者必须有不同于以往技术的思路才能做到具有市场竞争力。IC设计虽然也需要创新，但是创新的成分占比不如EDA产品占比大。IC设计更多地强调是工程的严谨和经验的积累，过多地创新不一定会有很大竞争力。而EDA产品每做一个新的产品都无法继承原有的技术和思路，需要采用全新的方法和技术才能获得客户的认可。


5.   知识产权保护的需求不一样

    IC产品由于是硬件，它本身具有生产成本，因此复制产品的利益冲动不太大。但是由于软件产品的复制几乎不需要成本，就需要有很强的知识保护条件才能较好地发展。当知识产权保护不力时，EDA的开发成本无法回收，因此投入该产业的人员和资本都比较少 ，发展动力就不足了。



     那么，EDA产业该如何克服上述困难，迎难而上，获得快速发展呢？ 请关注公众号： microscapes8
我们将在后续的文章中继续讨论该话题。

houjs

RCX的corner设置有些矛盾？

    我们知道，在寄生参数提取时，除了typical corner以外，往往还有其它的corner数据，典型的有： Cmin,
Cmax, RCmin, RCmax。其具体含义是：

Cmin: 使得寄生电容值最小的工艺参数设置。

Cmax: 使得寄生电容值最大的工艺参数设置。

RCmin： 使得寄生电阻值最小的条件下，尽可能使得寄生电容也比较小。

RCmax： 使得寄生电阻值最大的条件下，尽可能使得寄生电容也比较大。   

    那么，如何设置工艺参数才能达到上述4个corner的需求呢？

    我们首先回顾一下8月20日的microscape8 公众 号文章，它曾经提到：一个导体的总电容值可以分解为4个电容值之和。

Ctotal等于Ct , Cb, Ccl, Ccr的电容之和。为了使得Cmin达到最小电容，就要使得4个电容每个都达到最小条件。

Ct的电容主要取决于主导体与上层金属之间的距离，与距离成反比。因此，需要把主导体与上层金属之间的距离设置为工艺的最大值，就可以满足Cmin的条件。

    同理，Cb的电容主要取决于主导体与下层金属之间的距离，与距离成反比。因此，需要把主导体与下层金属之间的距离设置为工艺的最大值，就可以满足Cmin的条件。

Ccl，Ccr的电容主要取决于主导体的厚度，与厚度成正比，因此，需要把主导体的厚度设置为工艺的最小值，就可以满足Cmin的条件。

    综上，Cmin的工艺设置参数为： 厚度取最小值，与其它层金属的距离取最大值。

    同理，Cmax的工艺设置参数为： 厚度取最大值，与其它层金属的距离取最小值。

    那么，RCmin的工艺参数如何设置呢？这里就会遇到一个看似矛盾的问题：

   我们知道，电阻与导体的厚度成反比，为了使得电阻最小，必须使得导体厚度最大。但是，导体厚度大，又使得寄生电容的Ccl,
Ccr的电容变大，这样，R和C变化的趋势是相反的，如何保证RC的乘积就是最小呢？

    答案是：虽然看似矛盾，但是寄生电容的值是有4个部分累加得到的，Ccl, Ccr虽然变大了，但是，如果使得Cb, Ct的电容值变得最小，4个部分累加后虽然不是电容的最小值，但是也达到了尽可能地使得总电容变小的需求。

    因此，RCmin的工艺设置参数为：厚度取最大值，与其它层金属的距离取最大值。

    同理，RCmax的工艺设置参数为：厚度取最小值，与其它层金属的距离取最小值。

    总结成一个表格：

    以上仅仅是讨论了如何设置工艺参数使得满足Cmin, Cmax, RCmin, RCmax的需求，那么，如何把这些工艺参数转换成相应的 RC Runset，使得运行寄生参数提取工具时，可以正确地使用这些参数呢？ 我们将在后续的文章中探讨。 也可以关注：公众 号 microscapes8

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houjs

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houjs

可以“偷”DRC规则，但是注意引起的“连锁反应”

   

    许多Fabless的设计公司工程师都有“偷”DRC规则的经验，所谓“偷”DRC规则，就是指对某些特殊图形，不按照Foundry规定的DRC规则去画，而是经过多次反复流片验证，采用故意违反DRC规则的方法去节省面积，从而降低芯片成本。

    例如，在某些标准单元库设计或者SRAM设计中，经常把特殊位置的宽度、间距等尺寸故意改小，由于这些电路被调用次数很多，对整个芯片的面积降低很有好处。

    不过，修改了DRC规则后，一个很重要的连锁反应就是：必须同时修改与其对应的RCX Runset，否则会出现寄生参数提取误差明显不合理的问题。

    例如，某工程师反应，我在没有“偷”DRC规则之前，采用2个不同的寄生参数提取工具，他们之间的误差很小。可是，为什么我“偷”了DRC规则之后，再去运行寄生参数提取工具，发现同一个线网，其寄生参数提取误差很大，如下：

    这中间，到底出了什么问题呢？

    这就需要理解寄生参数提取工具的原理了，如果寄生参数提取工具采用的是field solver的方式进行计算，则不论如何偷DRC规则，其计算都是准确的，不会出现大的误差。可惜的是，由于field solver计算太慢了，商业化的寄生参数提取工具都采用了插值和查表的方法，它的原理是：事先先算好了很多图形的寄生参数结果，存储在数据库中，等到全芯片提取时，直接从已经算好的结果中找到对应的结果即可。

    这里要注意，事先计算好的结果是保证计算进度的前提。事先计算的依据就是DRC规则，它是按照符合DRC规则的图形去计算各种组合的结果。一旦图形出现了违反DRC规则的情况，则由于没有事先计算的结果，导致寄生参数提取工具按照一种不确定的方法进行插值和查表，结果误差就会很大。

    工具在运行中，会打印出如下warning信息：

WARNING: SMIN: 0.13, found: 0.09.

WARNING: This may cause capacitanceextraction inaccuracy.

WARNING: Check whether runset file isup-to-date and design DRC-clean.

    上述报错信息的含义是：寄生参数提取工具本来是按照0.13微米的间距去做运算的，现在发现版图中有0.09的间距图形，请检查是否DRC clean。

    那么，出现上述Warnnig后，该如何分析这种误差呢？它的误差有多大？会对我的后续时序分析造成多大影响呢？

    这就需要用到我们提到的tuta工具了。首先看，在符合DRC规则的条件下，tuta分析出不同寄生参数提取工具的误差，如下：

    可以看到，在间距是0.13微米的条件下，符合DRC规则，2个寄生参数提取工具的误差Ctotal大约为6.77%，基本符合预期。

    但是，如果违反了DRC规则，故意把间距从0.13微米修改为0.09微米，其误差如下：

    可以看到，由于间距不符合DRC规则，导致其寄生参数提取误差Ctotal达到了34.38%，超过了预期范围。说明偷了DRC规则后，必须修改相应的RCX Runset后，才能保证寄生参数提取的准确性。

    偷DRC规则不仅会影响寄生参数提取的准确性，同时还会对这些模块的时序也造成重要影响，用户需要在修改RCX Runset后，重新做liberty文件的生成，按照新的寄生参数结果去做仿真和liberty的生成。这就是我们常说的“K库”，需要自己重新“K库”，不能用Foundry提供的原始库单元的信息了。

  
   更多详细内容讨论， 请关注 公众号：  microscapes8  

ch10648

Thanks

sunxeu

整个帖子都好有价值，好好学习

houjs

回复 108# sunxeu


   

一个人的最佳创新年龄是多少岁？

    最近在写相关技术文章时，把多年前自己从事的工作进行了梳理，一个比较偶然的发现是；越是创新比较大，技术难度高的工作，自己从事研究开发的年龄越小，随着年龄的增长，发现个人原始技术创新的动力和能力都有所下降。

    我把个人创新的阶段分为以下几个阶段：

1.    20岁 -   30岁

    这个阶段技术创新动力最大，创新成果最多。原因是：在本科和博士求学期间，由于有毕业课题的压力，并且体力和精力旺盛，遇到各种难题会想尽各种方法解决。特别是：年轻时没有各种思路束缚，可以随意发挥自己的想象力，不怕失败。毕业后刚从事工作时，想尽早证明自己的能力，在工作中也积极创新，发掘各种可能的机会，因此在工作的最初几年也有较多创新。

    可惜的是：当时并没有意识到这个人生宝贵的创新阶段，没有抓住时机做出更多的创新成果，有些遗憾。

   

2.   30岁 - 35岁

    这个阶段的个人原始创新成果比第一阶段减少了，但是集成创新的成果逐步增加。所谓集成创新，就是由于工作经验的丰富，拓展了各种技术领域的知识后，发现可以把不同技术领域的成果集成在某一个工具或软件中，从而实现了非原始创新的创新成果。

    为什么这个阶段的技术原始创新下降了呢？原因是：当你逐步进入技术管理岗位后，需要从风险和收益的角度分析某项技术，不敢不顾一切地按照自己的意愿做原始创新了，要考虑各种制约因素，导致创新时比较保守，创新性不足。

   

3.   35岁 - 40岁

    这个阶段的技术原始创新成果出现了第2个高峰，原因是：当你开始创业时，迫于生存压力，不得不全力以赴寻找差异化技术，为了解决业界尚没有关注的技术难点，做出了一些新的技术创新。不过，这种技术创新与第一阶段的技术创新有些不同，它的特点是：一项创新所花费的时间比第一阶段所花费的时间明显缩短，由于投入时间缩短，成果的深度不如第一阶段的创新深度，但是广度要比第一阶段多。也就是说，从创新项目的个数上看，这个阶段比第一阶段多，但是从每个项目的创新深度讲，不如第一阶段。

4.   40岁之后

   这个阶段的特点是：技术的原始创新程度继续下降，但是吸收消化再创新的能力提升。它的特点是：把各项比较成熟的技术拿过来，分析其存在的不足或者片面性，通过弥补现有技术的不足来实现创新。随着工作经验的丰富，对各项技术的了解更加深入，因此更容易分析各项技术的优缺点，但是，由于对技术创新的难度看得权重比较大，已经不敢做出比较原始的创新了，因此创新性继续下降。

  

    下图给出了随着年龄的增长，原始创新和集成创新的变化趋势图：

   

    图中虚线部分是预测数据，今后看是否与其符合。

    给我们的启发：

1.    重大创新和原始创新要趁早，年轻时不要忽视创新机会，否则等你年龄比较大以后，各种制约因素使得你很难最大程度地发挥创新能力。事实上，如果你看一下物理学史的重大创新，像爱因斯坦，波尔，牛顿等的最重要创新都在二十几岁完成。

2.    原始创新可能有多个年龄高峰期，但是最高点是逐级下移的，上图中的蓝色次高点比最高点有所下降，也许将来还会有第3个高点，但是第3个高点可能会低于第2个高点。猜测第3个高点可能出现于刚退休后，由于没有各种压力，创新性会有一个短暂的爆发。

3.    集成创新的能力随着经验的丰富会逐步增加，上限目前尚不清楚，需要等若干年后再总结。

   

   

davidxu_hl

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