关于create_generated_clock中get_pins的疑问

杰克淡定

回复 18# Marvin.Liang

SDC里加了dont touch，后端流程也受这个约束，不会被优化掉。至于说综合时不能在时钟上加buffer，你这个说法属于知其然不知其所以然。我们最后需要得到的结果是：全流程走完后时钟树能满足时序要求，而在后端的CTS流程中，会将这个时钟树上所有的cell列入考虑，包括手动加上的这个buffer。

而且出于各种设计因素考虑，ICG单元，甚至delay cell都可以事先人为添加，何况buffer，inverter之类。工具仅仅是工具，都是按照人的指令干活，最后做出一个符合人为定义的目标。

Marvin.Liang

回复 21# 杰克淡定

多谢前辈指点，学习学习

leijing

回复 20# 马奎高


   十分感谢！

leijing

回复 19# 杰克淡定


   学习了，谢谢！

fkl523

回复 18# Marvin.Liang


    用您的方法，找到了MUX的pin脚，感谢。

fkl523

回复 21# 杰克淡定


    您说的这种做法也见到过，但现在不想在RTL里加入很过的STD CELL来标识，就采用了elaborate后，把verilog读进来的方法，也找到了需要约束的由MUX产生的时钟信号，这种做法和加入STD CEL比，会有什么弊端吗？

   谢谢。

zxyglx

学习了谢谢

chenniao

   

杰克淡定 发表于 2018-9-7 08:33
在RTL里，将现有时钟定义点（比如某个分频计数器输出cnt_div[3]）经过一个buffer，这个buffer直接调用库里 ...

哇，这个问题提的好， 原先我也有这个问题，始终得不到答案，今天豁然了！感谢杰克 ！

desktop233

   

杰克淡定 发表于 2018-9-7 08:33
在RTL里，将现有时钟定义点（比如某个分频计数器输出cnt_div[3]）经过一个buffer，这个buffer直接调用库里 ...

请问，如果在RTL阶段，将分频逻辑包成一个module CLK_DIV，然后实例化它为DIV1，SDC再使用 get_pins DIV1/Q，这样可不可以呢？