关于create_generated_clock中get_pins的疑问

leijing

create_generated_clock命令中的“get_pins"在综合阶段如何定义，此时还没有网表，比如“create_generated_clock -name CLKdiv2  -edges {2 4 6} -source CLK [get_pins Udiv/Q]”，get_pins如何定义呢？

Marvin.Liang

一般情况下，如果需要定义的节点是一个寄存器，就在这个名字后面加个_reg/Q,例如你这个Udiv，就写成Udiv_reg/Q.

另外，如果还不对的话可以通过下面的方式
analyze -format verilog $RTLLIST
elaborate $DesignTopName
通过上面读入design之后，工具会利用getch库改一遍名字，执行上面两个命令之后将design保存一下
write -format ddc -hierarchy -output filename.ddc
然后在dc_shell中将这个filename.ddc读进来，然后get_cells -hier Udiv* 找一下你这个寄存器改了名字之后变成了什么样。

马奎高

回复 1# leijing


   如果Udiv是个cell的话，你可以找到一个它驱动的reg，然后get_pins -of */reg/clocked_on -leaf  -filter "pin_direction==out"

leijing

回复 2# Marvin.Liang


   关键是在没有综合之前，只有RTL代码，并不知道这个reg的名字，上面那个只是我随便找的一个例子例子罢了

leijing

回复 3# 马奎高


   关键是在没有综合之前，只有RTL代码，并不知道这个reg的名字

马奎高

回复 5# leijing


   这简单啊，找到任意一个reg，他的输出名字+reg就是这个reg的名字，如果div直接是reg就更省事了

leijing

回复 6# 马奎高


   输出名字+reg是在综合之后的网表中存在的，在没有综合之前，如果create_generated_clock使用这个名字会报错，我试过了，因为在RTL中没有这个名字的寄存器。

马奎高

回复 7# leijing


   给你举个例子：如果你rtl中的时钟并是直接产生

1. 
   
2.   if(~rst) clk_div<=1'b0;
   
3.   else clk_div<=~clk_div;
   
4. end
   

复制代码

直接

1. create_generated_clcok -source [get_ports clk] -divide_by 2 [get_pins -of clk_div_reg -filter "pin_direction=out"] -name clk_div
   
2. 
   
3. 当然也可以直接get_pins clk_div_reg/clocked_on
   

复制代码

如果你rtl中是门控等组合逻辑产生的话，而你又没有手动去例话指定名字的话，假设这个产生的时钟是gclk，那么找gclk驱动的reg，例如

1. always @(posedge gclk or negedge rst)begin
   
2. if(~rst) aa<=0;
   
3. else begin
   
4. ...
   
5. end
   
6. end
   

复制代码

直接

1. get_pins -of aa_reg/clocked_on -leaf -filter "pin_direction=out"
   

复制代码

以上就能找到rtl的pin了

leijing

回复 8# 马奎高


  谢谢你耐心详细的解答，拿你举的第一个例子来说，我试过这种方法了，会报错，说找不到clk_div_reg

Marvin.Liang

回复 9# leijing


  如果方便的话把你的create_generated_clock这个命令和对应的RTL代码粘一下，这样方便分析是哪里不对