关于ICC生成的版图，用calibre进行DRC检查时发现过孔间距过小

悠闲的贱贱君

本人小白一枚，最近在倒腾ICC，已经生成gds文件，但是在calibre进行DRC检查时，发现过孔间距过小的错误，初步判断是因为上下两个cell的过孔没有对齐导致的，但是不知如何修改，请各位大佬指教。   对于这个问题，我个人的看法是，1、应该在ICC的布局阶段，就应该能够将过孔对齐，但是我不知道相关的指令或者操作，请大佬教学。
  2、在布电源环路时，我是采用内部水平拉电源线，每个VCC与VSS线之间插入cell，我想，是不是可以把VCC与VSS弄成紧密的一组，这样就能避免上下两个cell共用一条线，从而避免导致过孔对不齐的问题。

   求大佬指教

由于过孔没对齐导致的错误

由于过孔没对齐导致的错误

打算将电源线布成这样

打算将电源线布成这样

悠闲的贱贱君

自个顶一顶

悠闲的贱贱君

大佬们是不是都睡了

悠闲的贱贱君

折腾好久了，还是不懂该怎么做

xingyun620

你的图看不清楚，还有不理解你说的power拉法，你说的是M1吗？
cell是按照row摆放的，每个cell也有自己的power/ground pin，一般情况下，从竖直方向看，cell的power、ground pin是头对头脚对脚，你可以在icc里打开pin看看。
一般power拉成mesh形状，M1拉成rail（就像铁轨），上层metal打via到M1给cell供电。

悠闲的贱贱君

回复 5# xingyun620


        我是把外圈电路拉成一个矩形，然后VCC和VSS都是金属1，都拉成水平的row。但是在cell摆放的时候，cell的VSS和VCC的pin并没有头对头，脚对脚。而是错位了，插在相互的pin脚缝里，导致via的间距过小。

悠闲的贱贱君

回复 5# xingyun620


    所以我想，是不是有办法让上下cell的pin对齐，或者每条row只摆放一边的cell，另一边空着，这样解决对不齐的问题。
    谢谢你的回答

xingyun620

回复 7# 悠闲的贱贱君

cell大小不一，自然不可能完全对齐你说的via是power via吗？还是signal 绕线打的via，如果是power via，是怎么个连接法呢？能不能上个清晰的图。

悠闲的贱贱君

回复 8# xingyun620


    大佬，是cell上的power via   
，然后cell放在row的两侧，但是由于via没对齐，导致了间距过小。
CT.2 { @Minimum space between two contacts 0.28um
        EXT 1CL92 < 0.28 ABUT<90 SINGULAR }
这个是DRC报的错。
谢谢大佬的回答

xingyun620

我是没理解你说的via没对齐，你M1拉成rail（一般在row上），cell放在row里，它们的power/ground pin自动就连到rail上了，跟你的via有什么关系，你的power via应该是高层metal连接M1 rail用到的。 你黄色highlight的是一个一个via？是的话，为什么打的那么密呢？这是哪层的via？上层metal是？你上层metal的spacing过了吗？就如你上图里的VCC，你的cell的power pin应该贴在了VCC rail上，那VSS呢？看这图，你黄色highlight的地方似乎不在row上。