Verilog基本电路设计之一（单bit跨时钟域同步）

ljxrsly · 发表于 2017-11-23 10:44:04

#DLY这个能综合吗？不能吧？

xiaogou1233 · 发表于 2017-11-28 14:11:36

隔一段时间再来看看学习

志静 · 发表于 2018-4-25 16:17:12

谢谢分享

jackstrive · 发表于 2018-5-16 13:46:15

Thanks

micdot · 发表于 2018-6-4 11:31:45

感谢楼主的原创分享，谢谢！

bingo426 · 发表于 2018-6-10 20:59:51

楼主，最后一个进程没有看懂，是用A的时钟来采集B时钟域的信号么？小白不理解这个进程用意，希望大神指点
always @ (posedge clka or negedge rst_n)
begin
if (rst_n == 1'b0) begin
      signal_b1_a1 <= # DLY 1'b0 ;
      signal_b1_a2 <= # DLY 1'b0 ;
end
else begin
      signal_b1_a1 <= # DLY signal_b_b1 ;
      signal_b1_a2 <= # DLY signal_b1_a1 ;
end
end

LegendNing · 发表于 2018-6-12 21:51:55

thanksforsharing

shenstone · 发表于 2018-7-9 19:40:34

学习了谢谢大佬

何妨轻佻 · 发表于 2018-7-17 21:48:08

楼主你好，我有一个疑惑，单bit的电平信号的跨时钟域同步，用两级DFF连续抓signal_a。可是代码综合出来的电路只有1个DFF。我刚学.....，希望大神指点指点

杰克淡定 · 发表于 2018-8-31 16:22:34

回复 99# 何妨轻佻

要用接龙形式串行去抓，你是用两个DFF抓了同一个信号吧？

[原创] Verilog基本电路设计之一（单bit跨时钟域同步）

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