哪位大神指导下我 让我成功驱动这块芯片 在输出端打出时钟信号

pandapigwtj

回复 19# 谁枫而飘


fpga外部时钟为50Mhz，用到这里的是clk-4为10Mhz的时钟，我也是基于这个写的tb，然后modelsim里面的 clk-4就是10MHz，周期为100ns

a64thlon

时序可能满足了
可能
1：slew 不够
2：实测波形不好
3：复位信号
4：电源电压
5：其他疏忽，数据送错了。。。。。

pandapigwtj

回复 22# a64thlon 老铁，第一点 我不太明白。
然后关于第二点，你说的实测波形，基本上就是全部是杂散，曾经在某一次测试代码的情况下打出过正确的时钟，现在基本上就是没有输出。
第三点，我这里的复位信号用的是ise中的ip核clk-gen里面自带的复位信号作为这里的复位信号，你看看会有问题吗，因为硬件上并没有相应的上电复位的模块。
第四点，关于电源电压的问题，我是不是用万用表测试关于此芯片关键供电的电压值，就能判断是否是电源电压的问题了哇。
第五点，我在modelsim中验证过了我输入15个寄存器的值，第一个为复位，后面依次为寄存器的值，按照时序图所读出来的输入的值和我代码中是一致的，而且检查了代码对比datasheet的默认值，以及配置时钟寄存器的值的规范，这一点应该没问题。

pandapigwtj

求助啊 各位老铁大神 求助 求助啊

冲出藩篱

回复 24# pandapigwtj

　
  感觉楼主可以把一部分精力放在硬件电路上，如果认为ＦＰＧＡ侧的时序电路测试没问题的话。
　比如他要求晶振输入ＡＣ耦合，ｂｉａｓ　ｐｉｎ电容接地等等。

冲出藩篱

看了下手册，一些问题：
１）ＬＤ管脚检测ＰＬＬ锁定了吗？
２）ＧＯＥ管脚接到ＦＰＧＡ了吗，还是悬空处理。如果接到了ＦＰＧＡ怎么处理的？
仅供参考
　　　

pandapigwtj

回复 26# 冲出藩篱
谢谢老铁细心的回答，我现在再去看看你说的几个问题，是啊，它这个芯片有差分输入时钟来做基准时钟，好运用在后面的分频上面，如果差分时钟不稳定也可能会造成芯片这边没有任何输出。我关注下GOE和LD引脚，之前想到和时序配置没有关系，所以并没有重点关注。

江山无限辉

如果在ChipScope里能看到，但实际电路没有输出，那应该跟硬件有关系了。

pandapigwtj

回复 28# 江山无限辉
老铁，可能是没有描述现在的情况，之前没说清楚，关于之前chipscope与modelsim里面结果不一致的问题得到了解决，而且监控的是FPGA与LMK03000之间的三条配置线，所以并没有而且没法从chipscope中单独检测LMK03000输出端口的时钟信号。现在的问题是，配置时序的程序，应该是满足了datasheet里面的时序图的建立保持时间以及其他最小时间的要求，也检查了外部的晶振，50MHz没有问题，100MHz的差分时钟对的峰值并不完全对称，单独测晶振差分信号很对称，现在就在想是不是由于100MHz差分时钟的差分性的不好，导致的时钟管理芯片即使配置寄存器正确的情况下，依然在输出端得不到正确的时钟，亦或是根本得不到时钟。

pandapigwtj

回复 28# 江山无限辉
老铁刚刚回复你的可能需要你用鼠标全部匡住才能看到英文字母和数字，我也不知道啥情况。囧