PLL 环路收敛问题

shuuu · 发表于 2017-5-9 11:19:14

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本帖最后由 shuuu 于 2017-5-9 11:30 编辑

PLL 环路收敛问题求助：

我设计的PLL，仿真环路时发现，Vctrl信号会稳定在一个电压基准上进行振荡，并且此电压和锁定频率时的控制电压没有关系。
例如图中所需频率对应的Vctrl应该为0.5V左右，可是环路并不会收敛至该电压，而是自行振荡，并且振荡的中心电压在不同状态下也不确定。请问该现象可能是什么原因导致，已经检查了CP平衡问题，相位域度问题，仍然没有解决。希望大神们给点建议