PLL时钟输出到片外

派大星

回复 18# slq402


    对的。

slq402

回复 21# 派大星


    那请问，分频输出之后的时钟用来测试相噪，带宽和噪声与不分频输出的测试结果一样吗？

派大星

带宽不会有什么区别，但是分频后相燥会变好，整体下移20*log(N)，N为分频比。楼主可以思考一下原因。

派大星

回复 20# slq402

提示一下，五管运放带宽够吗？占空比是如何决定的？我倒是没见过用这种结构进行转换的，至少在高速应用中。楼主可以多看看其他结构。

slq402

回复 24# 派大星
谢谢您的提醒~
电平转换的结构是否还是采用交流耦合比较多呢？感觉这个结构受PVT影响很大。

hzx85337856

回复 25# slq402

不知道你的速度和你电平要变多少，我跑2GHz的clock是用ac couple的方法去做的；100MHz的时候是5管那种，不过要根据占空比，因为占空比差太多，高电平的输出可能翻不过来

派大星

回复 25# slq402


    交流耦合是很常用的一种，没问题。你也可以研究下有没有别的解决方案。