PLL时钟输出到片外

slq402

各位大神，PLL小白来求助，望各路大神不吝赐教。PLL的输出时钟想引到片外检测，输出通路见图片（VDD=1.2V），其中晶体管的W标注在晶体管上，L都是60n，连线上的数字表示金属线的长宽。

输出电路

芯片流片后测试时，检测不到输出时钟（共模电压先测到过0.6V，后来又只能测到0V），芯片内也有TX模块，可以在PLL提供时钟时正常工作，借由TX也可以观测到PLL可以锁定。
将电路（包含连线）提参后仿，在SS工艺角，125℃，1.08V电压时，关键节点的高低电平标注如红字（C表示差分信号的共模电平），并没有出现最终输出变成直流的现象。
在五角星标记处断开电路，仅仿真后半部分，调整输入时钟共模，在共模为0.69V时，会出现输出变直流的情况，但是根据前面提到的SS仿真结果，该节点的共模为0.61V，与0.69V还有差距。
几个问题：
1、输出通路的PAD上并没有加ESD保护，有可能会损坏电路吗？
2、根据以上测试结果能否确定是因为共模偏差导致的输出时钟消失？
3、再进行什么仿真可以直接由仿真得到和测试相似的结果？（MC？加噪声？）
4、单端传输时钟是否不可避免会出现问题？
5、各位大神有其他思考希望多多指点！
跪谢！

银色子弹

有没有降一下频率试试

sogofly

如果用GPIO输出最好不要超过100Mhz

slq402

回复 2# 银色子弹


   首先十分感谢您的指导！您是指测试时降低DCO的频率吗？因为DCO是LC振荡器的，调节范围在5.6-5.8G，没办法降低太多。

slq402

回复 2# 银色子弹


   首先十分感谢您的指导！您是指测试时降低DCO的频率吗？因为DCO是LC振荡器的，调节范围在5.6-5.8G，没办法降低太多。

slq402

回复 2# 银色子弹


   首先十分感谢您的指导。   您是指测试时降低DCO的频率吗？
   因为这个DCO是LC结构的，振荡频率在5.6-5.8GHz，没办法降低太多。

slq402

回复 3# sogofly


   十分感谢您的指导。    不过我不太明白您说的GPIO，输出的地方只有一个PAD，也就是一块金属，没有任何电路。
   还望您指点！

slq402

回复 2# 银色子弹


   十分感谢您的指导！   您是指测试时降低DCO的频率吗？因为使用的LC振荡器，频率在5.6-5.8GHz，调整范围有限。
   还是您指其他什么？

hezudao

你再仿仿fs,sf corner

hzx85337856

最差的应该是ss-40吧，楼主有试过嘛？