PLL时钟输出到片外

银色子弹 · 发表于 2017-3-7 10:09:36

回复 8# slq402

是的 DCO的频率挺高的了，后面的反相器也是有带宽的，并且线宽看起来也很窄，只是有点怀疑

fallangel · 发表于 2017-3-7 10:51:47

Buffer没问题，问题是为什么金属线到最后变成500u/5u, 对于5.xGHz的信号，这个线宽太宽了，不明白为什么线宽要加这么宽？做过8G的信号，一样buffer后输出的pad，测试没问题啊。你这个才5.xG，仔细后仿真看看，驱动能力是否足够

派大星 · 发表于 2017-3-7 11:00:34

DCO后面接分频器后再输出吗？这么高的频率不好直接出去

hzx85337856 · 发表于 2017-3-7 22:11:47

楼主要不要计算一下你的500ux5u的线的在你频率的impedance啊，如果impedance很大，会不会全反射啊

slq402 · 发表于 2017-3-17 15:27:53

回复 9# hezudao

从MC的仿真结果来看（设置PMOS NMOS都在SS 3sigma），最后几级反相器的振幅会逐渐偏离600mV，最终会出现输出为直流的情况。FS和SF的结构都优于SS，不会出现异常

slq402 · 发表于 2017-3-17 15:55:46

回复 11# 银色子弹

不太明白您说的反相器带宽应该如何计算？是按照低通滤波器模型计算截止频率吗？那样看起来有百GHz以上呢~

slq402 · 发表于 2017-3-17 16:55:12

回复 12# fallangel

感谢您的回复！最后一级加粗考虑是减小电阻，这段线电阻约10Ω，带上pad的寄生电容在120fF。对于长线，如何分配电容和电阻您有何高见？比如在您8GHz的设计中，走线多长？用了几级反相器？采用差分传输还是单端传输呢？
望您指点！

slq402 · 发表于 2017-3-17 16:57:09

回复 13# 派大星
分频输出是常用的方法是吗？我没什么经验，不过最近确实听到很多分频输出的建议。

slq402 · 发表于 2017-3-17 17:23:37

回复 14# hzx85337856

感谢您的回复~不过-40°是最差情况吗？貌似是125°呢~
如何估算金属线单位长度的电感和电导呢？我不太会算这个，望您指点！

slq402 · 发表于 2017-3-17 17:34:39

最近又进行了一些仿真，发现问题可能出在CML2CMOS的转换模块中（图中的小方块，没画出结构）。这个模块采用五管运放的结构，但是直流工作点没有调整好，导致进入反相器链的时钟占空比出问题，后级的驱动能力也并不是很足，逐级出现上拉不到顶和下拉不到底的现象，最终输出直流。以上结果是在MC SS 2sigma 1.08v电压 125°的情况下仿真才会出现的结果，在SF/FS仿真MC也都不会出现无输出的现象。在电路中PMOS和NMOS是按照2:1设计的，可能也不甚合理，应该考虑两者的驱动能力进行一些调整，但是通过SF/FS的仿真结果，可能PMOS和NMOS的差异还不是根本原因。
以上是我最近的理解，如果有说的不对的地方还请各位指正！再次感谢各位大牛出手相助！

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