Verilog基本电路设计之一（单bit跨时钟域同步）

天易飞飏 · 发表于 2017-2-21 18:30:48

码一下，留着慢慢看

slsy · 发表于 2017-2-23 21:50:41

回复 yaya126

我们这里总共讨论了两个不同的问题，你搞混淆了。
1、消除亚稳态，需要多少级的问题。
...
杰克淡定发表于 2016-6-16 14:09

登录/注册后可看大图

“如果只使用一级DFF，显然它的输出信号稳定有效宽度比较窄，跟clkb下的其他信号做组合逻辑会把这个稳定有效的窄脉宽信号影响延伸下去，这就导致亚稳态传播。如果增加一级DFF去抓，虽然前一级有效宽度窄，但如果窄脉宽也能稳定地被第二级DFF抓到，第二级DFF的输出信号显然就能达到正常信号水平了，即使第二级DFF还是无法稳定抓到，至少第二级DFF的输出信号会相对第一级改善很多，这就是每增加一级大幅降低不稳定概率的原因。”
大神，这段话还不是太理解，为什么DFF1信号稳定有效宽度比较窄，可以画个图讲解一下吗，非常感谢！