Xilinx 7系列 MIG for DDR3关于BL8的疑惑

daneast

回复 1# 怒放的_生命


   BL=8，512bit数据分两拍才发送完那你的DQ位宽是32bit的吧？

daneast

回复 3# WALI-123


   应该是16个DQ吧

guangxian

假设BL8是指一次突发传送8个数据。这里假设外部DDR的dq为32bit。那么就是一次传输需要256bit。
如果我们使用4:1，那么内部时钟是外部时钟的1/4，但内部时钟一次传输8倍dq的数据，外部时钟只有4倍，再加上外部时钟的上下边沿传输。内外带宽就相等了。
如果使用2:1的话，内部时钟是外部的1/2.如果想要和外部匹配的话，内部位宽只要是外部dq的4倍就可以了。这里指示位宽匹配了，ddr突发一次传输8个数，这里只有4个数，所以2:1模式下，要两个周期的数据量才能满足BL8的要求。
XILINX生成的数据位宽和外部带宽是匹配的。512bit是在4:1模式下是外部dq的8倍，所以外部是64dq。没有所谓的上下边沿才能送完的问题。

wantfly

回复 13# guangxian


    你好，请教个问题，有关DDR3使用mig核的写入数据速率问题。我使用dq8位DDR3，ip核设置400M时钟，4:1，此时ip核输出ui_clk为100M，这种情况下写入数据220个时钟（100M）只写入了64个64位数据，速率约64*64*100/220=1861Mbs，但是正常情况下DDR3速率不是应该1600*8Mbs吗？是我设置的有问题还是什么？请教一下，望回复，谢谢。