xilinx如何将pll输出的时钟输出到fpga外部管脚上

520810 · 发表于 2014-4-26 11:22:17

必须使用专用的时钟输出引脚吗？

小钻风同学 · 发表于 2014-12-28 15:37:37

没有专门的时钟输出引脚吧，我做的时候用的是GCLK引脚，普通IO没有尝试。我想问你下你输出时钟多少频率的？我50M质量就很差了，三角波，比50M再高频率就是正弦波，高电平不高，低电平降不下来，不知道会不会影响ADC工作啊

masure · 发表于 2014-12-29 15:24:31

用ODDR是不需要obuf这个的；

中国梅西 · 发表于 2015-1-10 21:46:46

我也在做这个啊

ciscoo222 · 发表于 2015-1-10 23:00:45

哪個型號FPGA?

中国梅西 · 发表于 2015-1-10 23:14:21

其时可以加约束也可以 PIN "unit0/clkout2_buf.O" CLOCK_DEDICATED_ROUTE = FALSE;

zheng_zeyu · 发表于 2016-11-8 18:04:22

借你宝地顺便问下，ODDR2的延迟好像较其它不过ODDR2管脚延迟大，而其它管脚如果需要跟CLK(过ODDR2)同步，怎么解决？

justfigo · 发表于 2016-11-8 22:51:49

回复 17# zheng_zeyu

IOB里面是有寄存器的，可以需要输出的信号使用IOB内部的寄存器，这样保证了FF到PIN的延时基本是恒定的，然后再去保证时钟pin的延时比较恒定，我觉得就能同步了，提供一种思路，欢迎拍砖

zheng_zeyu · 发表于 2016-11-9 09:41:02

回复 18# justfigo

你好！
这样子CLK是不是就不过ODDR2了？
你的意思是输出的时钟，数据，控制信号都放在IOB里的寄存器。

justfigo · 发表于 2016-11-9 10:23:28

回复 19# zheng_zeyu

能不能将oddr2的位置约束死，这样oddr2到引脚的延时就固定了，这样时钟到引脚的延时就固定了

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