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[求助] xilinx如何将pll输出的时钟输出到fpga外部管脚上

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发表于 2014-4-21 17:39:40 | 显示全部楼层 |阅读模式

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如题,xilinx似乎不能将pll计算的时钟直接输出到FPGA的外部引脚上,该做如何处理?最佳的处理方法是什么啊!!
发表于 2014-4-21 18:58:52 | 显示全部楼层
两种方法,oddr或者oserdes,具体参考xilinx的selectio手册
 楼主| 发表于 2014-4-21 20:47:54 | 显示全部楼层
回复 2# haitaox


    我用的是ODDR2+OBUF输出到外部管脚,但是会报Pack:1107 - Pack was unable to combine the symbols listed below into a
   single IOB component because the site type selected is not compatible. 这个错误,我还没有进行管脚分配啊!为什么呢??
发表于 2014-4-21 21:31:19 | 显示全部楼层
回复 3# 574920045
应该是时钟输出管脚非时钟管脚吧
发表于 2014-4-21 22:06:19 | 显示全部楼层
the symbols listed below
你把下面的信息也贴出来
发表于 2014-4-22 01:37:41 | 显示全部楼层
回复 3# 574920045
    用了oddr2就不再用obuf原语了吧?
 楼主| 发表于 2014-4-22 09:28:44 | 显示全部楼层
回复 5# haitaox


    只有那些错误提示,其他的没有了,不过我还没有进行管脚分配呢!
发表于 2014-4-22 12:27:39 | 显示全部楼层
那就把整个report贴出来
 楼主| 发表于 2014-4-25 19:07:44 | 显示全部楼层
回复 8# haitaox


    想问您,xilinx的pll出100M然后通过oddr2+obug出到外部管脚,没有100M的信号,如果是50M的话可以出来,难道oddr2+obuf不能出那么高的频率吗?
发表于 2014-4-25 21:39:32 | 显示全部楼层
只用oddr2就可以了,不需要加obufg或者obuf。我没听说过还有obufg。
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