FPGA中如何得到一个输入时钟的2分频同步时钟

catannie · 发表于 2016-10-18 17:49:39

使用PLL

sleeplessvenus · 发表于 2016-10-19 14:54:07

用5楼的方法，另外把pll的同频输出再feedback进pll中，如果没有预留专用fb管脚，可能还有io延迟，那么让pll多输出一路同频时钟微调其输出相位专做pll的feedback。

黎释注册 · 发表于 2016-10-20 14:23:09

用IP核写出来的好像都是同相位的吧，自己写个模块也是同步的啊

sleeplessvenus · 发表于 2016-10-20 22:10:40

用IP核写出来的好像都是同相位的吧，自己写个模块也是同步的啊
黎释注册发表于 2016-10-20 14:23

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PLL出来的物理上就是几乎等时延连入专用时钟网络, 手写的仿真是同步的, 实际因为布线路径原因在相位要求严格的环境中还是不如用 PLL的

ever4ever · 发表于 2016-10-21 10:04:22

用PLL吧，一般来说PLL的相位基本是相同的，如果有需要你再根据需求在PLL IP内调节下相位。使用计数器做时钟，时钟的质量不太好，而且相位也不好控制，所以建议还是使用PLL

John8023 · 发表于 2016-10-24 09:55:48

PLL IP核生成的不应该有相位偏移吧？如果不特意设置

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