12b 160M pipeline ADC的 sfdr 只有53dB，求大侠帮忙看看！！

skymid · 发表于 2014-8-7 17:47:01

回复 40# wuyanwei

有段时间没接触ADC了，反正细节很多，如果觉得出来的波形很离谱，一般就是运放建立有问题，或者是CMFB的问题，最后再优化开关尺寸

wuyanwei · 发表于 2014-8-7 17:48:47

本帖最后由 wuyanwei 于 2014-8-7 17:54 编辑

回复 41# skymid

CMFB？不是说只要瞬态建立没问题就行了，还要看CMFB？我的第一级建立误差应该在70uV左右，下图是我仿真建立误差的test bench,您看看有什么问题吗？这里之后我还在级电路中定性的仿了建立过程，因为在级电路中没法看建立误差，只能是看建立过程是否满足，也就是看下级采样点是是否建立完成，没法定量的看。最后就是把VREF结成固定电平，仿真SFDR。

dashezhixue · 发表于 2016-9-3 18:02:41

学长应该毕业或者读博了吧，不知道学长当时这个pipeline adc从开始着手到完成版图用了多长时间，我目前研二，后面很有可能做这个

wuyanwei · 发表于 2016-9-5 11:22:53

回复 43# dashezhixue

如果是第一次弄，没人带，那还是需要一段时间的，最好实验室有人做过，你自己也有一些版图基础，不然花费的时间还是很长的。不过纯pipeline的现在没啥优势了，除非能做更高速的。

dashezhixue · 发表于 2016-9-5 19:34:32

回复 44# wuyanwei

是第一次做，实验室老师没有专门做过的，老师们偏射频和低功耗模拟，有个师兄做的SDM，不过老师好像不想我和师兄做一样的，到时候估计就是请教下师兄，然后和老师就留下运放和比较器这种东西了

hx_x · 发表于 2016-11-25 10:56:48

回复 45# dashezhixue

同道中人呀，pipeline中....

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