《锁相环从入门到进阶到放弃》

baiheguogao · 发表于 2016-7-27 16:12:30

不错，不错

胭脂盗 · 发表于 2016-7-27 16:23:18

回复 58# sneitia

哈哈，并不是。那么你应该是射光所的吧，做什么方向？

sneitia · 发表于 2016-7-30 18:20:40

回复 62# 胭脂盗
看分到什么项目啊，我什么都做，什么都做不好

胭脂盗 · 发表于 2016-7-31 20:54:04

心好累！！！
说是不知不觉一个月就过去了，可是在黑板上写了倒计时，开始写的40天（回家倒计时）到今天还有11天，每天把数字擦去写上，还是能感觉到时间过得好快。而与时间并不对等的就是我的成果。差不多一个月吧，也该总结一下了。
大概花了一周多时间在cppsim上，然并软！最后还是选择Verilog-a建模，大概花了一周时间算了环路参数以及仿真出环路结果。
后面大概又花了一周做非理想建模，也就是考虑相位噪声，抖动，以及电流失配。但是没有实现相位噪声建模。

后面大概又花了一周做△Σ调制器，包括理论学习和建模，清楚的记得数模混合仿真的方法整整搞了两天，最后发现不是混仿的方法不对，而是数字模块写的不对，这是因为没提前在modelsim中仿真数字模块导致的，原本太自信数字模块的代码了。心塞的是，目前这个模块还没写出可靠的代码。决定暂时搁置。

接下来开始vco的学习与设计，而vco这一块将是接下来的大任务。

细想一下，前面除了走了一些弯路之外，有一个问题是做东西的效率并不高。需要调整，但是又无从调整，心塞！！！
有时候会总在一个问题上抠，最后发现问题不在那里！！！所以多试试其他方法，多找找其他问题很重要！！！！！

脑子塞住了，不知道写什么了，那就先这样吧！

胭脂盗 · 发表于 2016-7-31 21:13:45

经过这一段时间的pll学习与设计，喔！仅仅是建模。现在积累了一些问题有待解决
1、在ken kundert的《Predicting the Phase Noise and Jitter of PLL-Based Frequency Synthesizers》还是不能正确地定义phase类型的端口，以及用white_noise和flicker_noise函数来模拟白噪声和闪烁噪声。

2、在整数分频时，环路虽然稳定了，但是稳定前的过冲电压非常大，高到2.5v，而我电路准备用smic .18的库，所以电路级的控制电压只可能到1.8v（甚至由于考虑电荷泵等，实际控制电压到1.4v），不知道会不会到电路级这个模型就崩了？

3、在设计小数分频的△Σ调制器模块中还是有问题，别人的代码不能直接用，修改后，减少量化位数，环路有稳定的迹象，但是控制电压波动太大。自己根据池保勇的论文中的结构写的代码就完全不能出结果。

4、以上的问题准备暂时不花大量时间来做，先把vco的学习与设计提上日程，这关系到下半年的流片时间。

希望前辈们不吝赐教，以及对做vco有什么建议与经验也希望前辈们慷慨解囊
3Q！！！

胭脂盗 · 发表于 2016-7-31 21:18:26

100k带宽一系列仿真结果.pdf (971.28 KB, 下载次数: 154 )

胭脂盗 · 发表于 2016-7-31 21:22:03

对上面问题有兴趣的，可以看看相关的帖子，期待大神答疑解惑
http://bbs.eetop.cn/search.php?s ... mp;searchsubmit=yes

hughhuang · 发表于 2016-8-1 14:11:35

回复 67# 胭脂盗

你的链接点不进去（不存在或已过期）

胭脂盗 · 发表于 2016-8-1 19:40:29

http://bbs.eetop.cn/search.php?s ... mp;searchsubmit=yes

18482100828 · 发表于 2016-8-18 20:51:05

楼主，你好，我最近导师也让做低相噪的锁相环，不过我还没有开始做，资料也没看多少，加了你QQ，有问题向你请教

[原创] 《锁相环从入门到进阶到放弃》

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