《锁相环从入门到进阶到放弃》

tianchenditu

感觉瞬间充满了希望啊，期待

胭脂盗

回复 29# parkerzz1989


   有验证问题加不了，要不你加我的qq：1107140483

胭脂盗

回复 30# chenximing


   一步一步来

胭脂盗

回复 31# tianchenditu


   你也是在做pll吗？可以多交流学习啊

451301349

后续呢

老来多遗忘

楼主加油啊

胭脂盗

Fractional-N Frequency Synthesizer Design Using
The PLL Design Assistant and CppSim Programs
思路整理


1，要实现稳定时间小于150ms在小于10ppm频率误差下。
2、-80dBc的杂散性能

规格：
1、带宽：100kHz（为了满足足够小的稳定时间）
2、阶数：2（实现简单）
3、shape：巴特沃斯（典型）
4、type：2，fz/fo=1/8,（典型）
细化指标
1、三阶MASH Σ△（由于小数杂散问题而避免选择二阶）
2、参考频率：26M（应对GSM标准应用）
3、输出频率：900MHz（直接变频需要）
pll噪声指标：
PFD-referred noise：不确定，在噪声分析时来调整
VCO：-165dBc/Hz@20MHz频偏

Noise Analysis using the PLL Design Assistant（四步走）
第一步：对于给定的系统参数，对噪声性能进行基本检查
第二步：细微调整系统，来解决在满足噪声规格时遇到的问题
第三步：研究PFD-referred noise水平来满足规格
第四步：研究参数变化对噪声性能的影响，来确保工艺和温度变化下依然满足规格

A：基本噪声分析（设定基本参数，查看仿真结果）
B：调整pll结构来满足噪声规格
由于前面设定的规格并不满足噪声性能，采取结构调整
策略1：把pll阶数调整为3阶，可以满足噪声性能，但这个环路滤波器实现比较困难
策略2：增加寄生极点，分别在500KHz和1MHz（可采取）
C：增加鉴相器的相位噪声
D：增加参数变化
考虑工艺与温度的影响，对各个参数设定变化范围，仿真结果是否满足规格
当噪声规格不满足时，采取以下建议
1，降低带宽，从而抑制鉴相器噪声
2，直接降低鉴相器噪声

因为降低带宽将增大稳定时间，所以选择建议2

动态分析
A：检查稳定性
在各项参数以及参数变化范围下，阶跃响应的波形是否稳定
B：检查稳定时间
在10ppm要求150ms
C：测试零点变化的影响
考虑零点的上下漂移，10ppm的150ms指标不满足
解决办法
1：提高pll带宽，但会增加鉴相器和Σ△量化噪声
2：提高pll带宽，同时提高G(f)阶数，变为三阶pll，但阶数的提高，也提高了系统实现的复杂度，并且三阶将增加额外的参数 Qp，而这对工艺和温度变化变得更加敏感
3：尝试在环路滤波器设计时，令它的变化小于假设值±30%，与此同时减小环路增益的变化，但实现比较困难
4：系统结构的创新来解决这个问题，通常的方法是动态改变pll带宽，在趋向稳定过程中，提高带宽（提高稳定时间），在锁定后降低带宽（达到噪声要求）


初步cppsim仿真分析

针对GSM系统要求，设定指标以及环路参数


首先采用这个经典架构，然后定义各个模块的参数

参考频率源：参考频率源的结构是vco，选择中心频率为26M（几乎符合大多数GSM系统应用），而该vco的增益Kv=1（这个设定比较随意，和仿真没有关系）

VCO：中心频率为900M，Kv=50MHz/V（考虑到实现的可能性），噪声-165dBc/Hz@20MHz

分频器：分频值=900MHz/26MHz=34.154

PFD：采用三态设计，α=1，reset_delay=2.5ns

电荷泵：i_val=100微安（还是一个根据噪声性能从SPICE上得到的评估值），i_variance=0（忽略鉴相器的噪声）

Sigma-delta 调制器：采用MASH结构，三阶。

环路滤波器：使用两个RC滤波器构成超前滞后滤波器，
RC滤波器：分别设定fo=500kHz和fo=1MHz。
此处级联两个RC滤波器不等于两个RC网络级联，通过将两个一阶极点分别设定500k和1M，如果用具有独立极点的RC网络级联，将会在连接负载后极点频率会漂移，用RC滤波器级联可以更好的匹配想要的极点。
Lead/lag 滤波器：
        fp=217.3kHz，fz=12.5kHz（通过pll design assistant调整的值）
        增益：通过gain=K(Nnom)/(αKvIcp)得到
                K=3.272e10，
                Nnom=34.6 α=1 Kv=50e6 Icp=100e-6，
                结果得到：gain=1/(4.42e-9)
                而电容值是4.4nf，这需要片外实现。
               
               
B：设定cppsim仿真文件
仿真步数，仿真步长，定义宏变量，sigma-delta调制器的步长，初始值。输出两个仿真（测试）文件，分别是瞬态仿真，噪声性能仿真

C：回到pll design assistant，设定参数，进行阶跃响应的仿真

D：相位噪声仿真
在cppsim View中，打开test_noise.tr0输出文件，选择pll_phasenoise函数来测量相噪。
对比cppsim和pll design assistant的匹配，注意：此时在assistant中需要取消鉴相器的噪声设定。

高级cppsim仿真分析

相对初步的仿真，现在增加assistant不能预测的非理想效应。
1、观察提高分频器步长带来的影响，导致频率失锁和周期跳动。
2、引入电荷泵上下电流的失配，来观察由于Σ△量化噪声的折叠而引起相噪提高，
对于处理电流失配，通常是在电荷泵的输出引入额外的电流产生一个相位偏差。
3、改变Σ△调制器的输入值，来观察小数杂散的产生。

A：观察周跳
在仿真文件中，修改delta_gl的值为1.仿真的结果看到周跳，但最后还是锁定了


B：电荷泵失配影响的测试
在SUE2中的模块图中修改电荷泵的电流值，显示在低频的噪声更大。因为电流失配导致高通型sigma-delta量化噪声折叠到更低的频率。

C：将标准相位误差移动到远离0值
方法：在电荷泵的输出增加电流偏差30uA，
影响：增加的电流偏差将移动参考频率输入和分频器的输出的相位差，不再是三态鉴相器的特性，
结果显示失锁。


将delta_gl的值改为0
弥补了电流偏差，最后锁定。

再次仿真相噪，电流失配不再导致sigma-delta量化噪声折叠到低频，但在参考频率处26MHz处出现杂散，几乎不影响。


D：产生小数杂散
方法：将仿真文件中小数分频步长in_gl设为34.65，
影响：出现了大量杂散，但杂散均小于-80dBc，因此满足要求
原因：在实际电路中，小数分频的步长不能非常精确，因此其精确程度决定了杂散的程度。
注意：此处的杂散为算法的估算值，实际电路的杂散测试值会高于该计算值


总结
在本次教程中，使用了cppsim和pll design assistant软件来仿真pll系统，
通过给定的针对GSM发射机中应用的频率合成器的规格参数，进一步确定系统架构，然后确定环路参数，进一步微调模块结构，来满足噪声性能，并进行动态分析，考察稳定时间是否满足指标，特别是考虑工艺和温度对环路参数的影响，因此设定了参数变化范围，再次考察相噪、稳定时间等指标是否满足。以上在pll design assistant中进行。
转而进入cppsim中搭建模型，将得到是参数值带入系统模型，进行初步仿真，并将仿真结果与assistant中的结果对比。
紧接着考虑一系列非理想效应，进行高阶仿真，仿真环路稳定、相噪、杂散情况的恶化程度。

胭脂盗

Fractional-N Frequency Synthesizer Design Using
The PLL Design Assistant and CppSim Programs
思路整理


1，要实现稳定时间小于150ms在小于10ppm频率误差下。
2、-80dBc的杂散性能

规格：
1、带宽：100kHz（为了满足足够小的稳定时间）
2、阶数：2（实现简单）
3、shape：巴特沃斯（典型）
4、type：2，fz/fo=1/8,（典型）
细化指标
1、三阶MASH Σ△（由于小数杂散问题而避免选择二阶）
2、参考频率：26M（应对GSM标准应用）
3、输出频率：900MHz（直接变频需要）
pll噪声指标：
PFD-referred noise：不确定，在噪声分析时来调整
VCO：-165dBc/Hz@20MHz频偏

Noise Analysis using the PLL Design Assistant（四步走）
第一步：对于给定的系统参数，对噪声性能进行基本检查
第二步：细微调整系统，来解决在满足噪声规格时遇到的问题
第三步：研究PFD-referred noise水平来满足规格
第四步：研究参数变化对噪声性能的影响，来确保工艺和温度变化下依然满足规格

A：基本噪声分析（设定基本参数，查看仿真结果）
B：调整pll结构来满足噪声规格
由于前面设定的规格并不满足噪声性能，采取结构调整
策略1：把pll阶数调整为3阶，可以满足噪声性能，但这个环路滤波器实现比较困难
策略2：增加寄生极点，分别在500KHz和1MHz（可采取）
C：增加鉴相器的相位噪声
D：增加参数变化
考虑工艺与温度的影响，对各个参数设定变化范围，仿真结果是否满足规格
当噪声规格不满足时，采取以下建议
1，降低带宽，从而抑制鉴相器噪声
2，直接降低鉴相器噪声

因为降低带宽将增大稳定时间，所以选择建议2

动态分析
A：检查稳定性
在各项参数以及参数变化范围下，阶跃响应的波形是否稳定
B：检查稳定时间
在10ppm要求150ms
C：测试零点变化的影响
考虑零点的上下漂移，10ppm的150ms指标不满足
解决办法
1：提高pll带宽，但会增加鉴相器和Σ△量化噪声
2：提高pll带宽，同时提高G(f)阶数，变为三阶pll，但阶数的提高，也提高了系统实现的复杂度，并且三阶将增加额外的参数 Qp，而这对工艺和温度变化变得更加敏感
3：尝试在环路滤波器设计时，令它的变化小于假设值±30%，与此同时减小环路增益的变化，但实现比较困难
4：系统结构的创新来解决这个问题，通常的方法是动态改变pll带宽，在趋向稳定过程中，提高带宽（提高稳定时间），在锁定后降低带宽（达到噪声要求）


初步cppsim仿真分析

针对GSM系统要求，设定指标以及环路参数


首先采用这个经典架构，然后定义各个模块的参数

参考频率源：参考频率源的结构是vco，选择中心频率为26M（几乎符合大多数GSM系统应用），而该vco的增益Kv=1（这个设定比较随意，和仿真没有关系）

VCO：中心频率为900M，Kv=50MHz/V（考虑到实现的可能性），噪声-165dBc/Hz@20MHz

分频器：分频值=900MHz/26MHz=34.154

PFD：采用三态设计，α=1，reset_delay=2.5ns

电荷泵：i_val=100微安（还是一个根据噪声性能从SPICE上得到的评估值），i_variance=0（忽略鉴相器的噪声）

Sigma-delta 调制器：采用MASH结构，三阶。

环路滤波器：使用两个RC滤波器构成超前滞后滤波器，
RC滤波器：分别设定fo=500kHz和fo=1MHz。
此处级联两个RC滤波器不等于两个RC网络级联，通过将两个一阶极点分别设定500k和1M，如果用具有独立极点的RC网络级联，将会在连接负载后极点频率会漂移，用RC滤波器级联可以更好的匹配想要的极点。
Lead/lag 滤波器：
        fp=217.3kHz，fz=12.5kHz（通过pll design assistant调整的值）
        增益：通过gain=K(Nnom)/(αKvIcp)得到
                K=3.272e10，
                Nnom=34.6 α=1 Kv=50e6 Icp=100e-6，
                结果得到：gain=1/(4.42e-9)
                而电容值是4.4nf，这需要片外实现。
               
               
B：设定cppsim仿真文件
仿真步数，仿真步长，定义宏变量，sigma-delta调制器的步长，初始值。输出两个仿真（测试）文件，分别是瞬态仿真，噪声性能仿真

C：回到pll design assistant，设定参数，进行阶跃响应的仿真

D：相位噪声仿真
在cppsim View中，打开test_noise.tr0输出文件，选择pll_phasenoise函数来测量相噪。
对比cppsim和pll design assistant的匹配，注意：此时在assistant中需要取消鉴相器的噪声设定。

高级cppsim仿真分析

相对初步的仿真，现在增加assistant不能预测的非理想效应。
1、观察提高分频器步长带来的影响，导致频率失锁和周期跳动。
2、引入电荷泵上下电流的失配，来观察由于Σ△量化噪声的折叠而引起相噪提高，
对于处理电流失配，通常是在电荷泵的输出引入额外的电流产生一个相位偏差。
3、改变Σ△调制器的输入值，来观察小数杂散的产生。

A：观察周跳
在仿真文件中，修改delta_gl的值为1.仿真的结果看到周跳，但最后还是锁定了


B：电荷泵失配影响的测试
在SUE2中的模块图中修改电荷泵的电流值，显示在低频的噪声更大。因为电流失配导致高通型sigma-delta量化噪声折叠到更低的频率。

C：将标准相位误差移动到远离0值
方法：在电荷泵的输出增加电流偏差30uA，
影响：增加的电流偏差将移动参考频率输入和分频器的输出的相位差，不再是三态鉴相器的特性，
结果显示失锁。


将delta_gl的值改为0
弥补了电流偏差，最后锁定。

再次仿真相噪，电流失配不再导致sigma-delta量化噪声折叠到低频，但在参考频率处26MHz处出现杂散，几乎不影响。


D：产生小数杂散
方法：将仿真文件中小数分频步长in_gl设为34.65，
影响：出现了大量杂散，但杂散均小于-80dBc，因此满足要求
原因：在实际电路中，小数分频的步长不能非常精确，因此其精确程度决定了杂散的程度。
注意：此处的杂散为算法的估算值，实际电路的杂散测试值会高于该计算值


总结
在本次教程中，使用了cppsim和pll design assistant软件来仿真pll系统，
通过给定的针对GSM发射机中应用的频率合成器的规格参数，进一步确定系统架构，然后确定环路参数，进一步微调模块结构，来满足噪声性能，并进行动态分析，考察稳定时间是否满足指标，特别是考虑工艺和温度对环路参数的影响，因此设定了参数变化范围，再次考察相噪、稳定时间等指标是否满足。以上在pll design assistant中进行。
转而进入cppsim中搭建模型，将得到是参数值带入系统模型，进行初步仿真，并将仿真结果与assistant中的结果对比。
紧接着考虑一系列非理想效应，进行高阶仿真，仿真环路稳定、相噪、杂散情况的恶化程度。

quhuaibo

good material

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回复 23# scpuke





能留成都真心可以，可惜公司在成都的site刚关门了...