求助：vcs分步编译

9065574912

回复 19# acgoal


   就是找不到design_unit, 要怎么解决呀

loecd4346

你elaborate那一步的命令是怎么写的？你的testbenh的顶层名字叫什么，是“tb”吗？

9065574912

回复 32# loecd4346

tb.v
  module tb();

reg  [31:0] a = 0;
reg  [31:0] b = 0;
wire [31:0] c;




adder u_adder (a, b, c);


initial begin
    $monitor("a=%0d, b=%0d, c=%0d", a, b, c);
    a = 13;
    b = 15;
    #10;
    a = 18;
    b = 19;
    #10;
    $finish;
end


endmodule


makefile
elab:

vcs tb

这么写对吗？

loecd4346

回复 33# 9065574912


   应该是可以的，猜想应该你vlogan的时候没有把tb一起加进去做analysis

9065574912

回复 34# loecd4346


   什么意思？不是很懂setup文件：
DUT : ./DUT
TB  : ./TB



makefile
dut:

vlogan adder.v -work DUT

tb:

vlogan tb.v -work TB

elab:

vcs tb

sim:

./simv

loecd4346

makefile
analysis:

vlogan adder.v tb.v  

elab:

vcs tb

sim:

./simv

loecd4346

这样试试可不可以

9065574912

回复 37# loecd4346


   可是这样是不是就不是分步编译了呢

9065574912

回复 38# 9065574912


   现在执行完make dut 和make tb会分别生成AN.DB的文件

loecd4346

回复 38# 9065574912


   分几次应该也可以的啊。那你试试把-work去掉？