FPGA ModelSim loading design时错误

vegh · 发表于 2016-5-7 16:06:17

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用的软件是
ModelSim-Altera 6.6d (Quartus II 11.0) Starter Edition
Quartus II 11.0
网上有搜到说版本的license不支持

t28user · 发表于 2016-5-7 17:39:25

如果是 Altera-starter 的不用 license，他會顯示但不會有影響，你的應該是 test 的檔案有問題，你可以去看 log檔，看看哪裡有問題。

jemmyplus · 发表于 2016-5-8 13:08:54

你可以回頭看一下log file裏會有"Error"開頭的訊息,只要修掉之後,就可以繼續模擬的.

vegh · 发表于 2016-5-8 13:55:17

本帖最后由 vegh 于 2016-5-8 16:05 编辑

回复 3# jemmyplus

modelsim提示的error信息已经全部修改了，就只有这么一条错误信息

vegh · 发表于 2016-5-8 13:57:38

回复 2# t28user
如果是tb文件的问题，，也会提示信息的吧，但是error的信息只有这么一条

jemmyplus · 发表于 2016-5-8 14:48:06

你方便把VGA_LOGIC_run_msim_rtl_verilog.do放上來嗎

t28user · 发表于 2016-5-8 16:06:18

會是你在setup EDA tool的時候沒設定好？可以看一下你的設定嗎？

vegh · 发表于 2016-5-8 16:07:43

回复 6# jemmyplus

.do文件，你看下

vegh · 发表于 2016-5-8 16:16:37

回复 7# t28user

你指的是这个吗？之前有仿真都是成功的，是可以的

jemmyplus · 发表于 2016-5-8 17:34:35

vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneii_ver -L rtl_work -L work -voptargs="+acc" VGA_LOGIC_tb

根據你的.do檔,你應該要有lpm_ver,sgate_ver altera_mf_ver, altera_lnsim_ver .....這些library.
但是你的.do沒有看到對這些library有compile.
你的verilog Code是有使用到Altera的megacore的IP嗎
如果沒有的話,你可以把.do裏的那一行改成如下所示:
vsim -t 1ps -L rtl_work -L work -voptargs="+acc" VGA_LOGIC_tb
你的tar.gz不完整,你可以重新再壓一次嗎

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