12B125M HS-SAR ADC in 28nm 的一点测试结果哈~

sumig · 发表于 2016-1-15 10:17:40

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本帖最后由 sumig 于 2016-1-19 09:17 编辑

前段时间忙活的一款28nmHK(国内foundry~)工艺的12bit 125MSPS SAR ADC片子到手了，测试结果看上去和预期设计目标基本吻合，性能结果和paper里那些SAR ADC没办法用相同的评价标准去衡量，但是作为一款真正可以非常便捷、低成本地集成于SoC中的商用化ADC IP，这个测试结果也算不辱使命了哈。PS: 因为还没有正式release，所以暂时遮挡了部分参数，其实也没啥值得保密的哈哈，大家凑合着瞅瞅就好啦~~

vdslafe · 发表于 2016-1-15 10:46:08

牛啊，加了input buffer 了么？
功耗不透露啊。有enob vs. fsig 的图么？ fsig 到40MHz 怎么样？要不好像pk 不了同类型的sigma-delta.

bright_pan · 发表于 2016-1-15 11:22:47

挺好的，reference是完全片内的，没有拿到pin上?

电容阵列是binary 还是什么？最小单位采样电容多少，2fF?

sumig · 发表于 2016-1-15 15:20:29

本帖最后由 sumig 于 2016-1-18 11:51 编辑

回复 2# vdslafe
因为只有0.9V单电源供电，这个是不带全集成输入驱动器的，为了保证足够的线性度和信号幅度输入驱动器就得上1.8V供电的source follower了。考虑到实际应用中前端驱动器的驱动能力的问题，因此设计了25%和50%周期作为采样时间的可选择配置。另外，根据应用场景的不同，设计了A和B两个版本，一个版本是全集成bandgap和high speed reference buffer的，功耗小于8mW(5.8mW)；一个版本是直接利用电源和地作为参考的(需要做良好的on-chip decap和damping compensation），功耗小于2.5mW(2mW)。
高频输入主要依赖于时钟的质量，这里时钟电路比较纯粹，输入信号频率60MHz时也没啥问题哈。

sumig · 发表于 2016-1-15 15:26:38

本帖最后由 sumig 于 2016-1-15 15:27 编辑

回复 3# bright_pan
全集成的方案，集成时只要需要一对电源/地管脚(VDD/GND)、一对差分输入管脚(VINP/VINN)和一个可选择的测试管脚(VBG)，因为是场景不定地商用化IP，所以整体结构里全部采用静态逻辑单元，没有采用任何的动态逻辑单元(尽管动态逻辑单元功耗更低、速度更快，但是低速模式时容易漏电和PSR差)，保证1MSPS到125MSPS、-40c~125c、供电波动等条件下都能稳定可靠的工作。